Лабораторний практикум з дослідження цифрових пристроїв на основі САПР MAX+PLUS II, страница 77

Аналогічним за принципом дії є елемент пам’яті конфігурації ПЛІС типу EPLD з електричним стиранням на транзисторі типу ЛІЗМОН з подвійним затвором (рис. 9.2, г). Між керувальним затвором і каналом вміщується оточена з усіх боків діелектриком провідна ділянка з полікремнію або металу, яка утворює другий затвор. Під час програмування до нього як у пастку потрапляє заряд, який залишається після зняття програмувальної напруги U_з. Запис здійснюється подачею на затвор високої напруги, при відімкненому затворі інформація зберігається, а подачею низької напруги (заземленням) відбувається швидке стирання пам’яті конфігурації. З метою зменшення затримки поширення через програмувальні ключі їх вилучають з кола передачі сигналу (рис. 9.2, д): якщо до ЛІЗМОН-транзистора записано логічну 1, сигнал передається через елемент І з малою затримкою, а якщо логічний 0 – ділянка між точками a, b розімкнена.

У ПЛІС типуSRAM-based програмованою точкою зв’язку є ключовий транзистор (pass-transistor) між точками a, b, а елементом пам’яті конфігурації – тригер (рис. 9.2, е). Під час програмування сигналом G = 1 тригер активізується і через вхід D до нього записується інформація. У робочому режимі сигналом G = 0 тригер перебуває в режимі зберігання конфігурації: якщо Q = 1, точки a, b відчиненим транзистором з’єднуються, а якщо Q = 0 транзистор зачинено і точки a, b залишаються роз’єднаними. До тригера не ставиться вимога високої швидкодії, тому його проектують з міркувань максимально можливої компактності і стійкості статичних станів. У такій схемі перед конфігуруванням не потрібна процедура стирання інформації, а енергонезалежність забезпечується елементами пам’яті, які не розподілені по всьому кристалу як ПТЗ. Після ввімкнення джерела живлення автоматично відбувається ініціалізація – процедура конфігурування шляхом перезаписування інформації з енергонезалежної пам’яті до тригерів. Тригерна пам’ять конфігурації широко застосовується в останніх розробка ПЛІС.

9.1.1.4 Принцип побудови програмованих логічних матриць

Для реалізації логічних функцій в диз’юнктивній формі спочатку в елементах І утворюють терми – добутки змінних, а відтак потрібні терми підсумовують в елементах АБО. Регулярні структури з елементів І та АБО, в яких змінні до входів елементів І та терми до входів елементів АБО вибираються за допомогою ПТЗ,  називають програмованимилогічними матрицями ПЛМ (Programmable Logic Array, PLA).

Проілюструємо утворення таких матриць на прикладі побудови повного суматора розрядів двох чисел a_i, b_iта вхідного переносу до цього розряду c_in (рис. 9.3, а). Мінімізуємо функцію вихідного переносу c_out, а функція суми s_i не піддається мінімізації (рис. 9.3, б), тому їх ДНФ має вигляд:

де t_i – відповідні терми.

Рисунок 9.3

Реалізацію суматора згідно з цими виразами зображено на рис. 9.4, а. Вхідні однофазні сигнали a_i, b_i, c_in у блоці вхідних буферів БВх перетворюються в парафазні і підсилюються за потужністю для забезпечення необхідного коефіцієнта розгалуження. У програмованій матриці з’єднань ПМЗ (Programmable Interconnect Array, PIA) за допомогою ПТЗ (ввімкнені елементи з’єднань позначено точками) виконуються потрібні з’єднання прямих або інверсних сигналів зі входами матриці МІ елементів І для утворення термів t_j. Вихід кожного елемента І живить одну з вертикальних ліній матриці розподілу термів МРТ (Product-Term Select Matrix, PSM), щоб можна було використовувати одні й ті самі терми для утворення різних функцій. Горизонтальними лініями так само за допомогою ПТЗ вибираються  потрібні терми, які надходять до входів матриці МАБО елементів АБО, де і реалізуються задані логічні функції. Блок вихідних буферів БВих призначений для забезпечення навантажувальної здатності виходів, формування сигналів потрібної полярності та, у разі потреби, і рівнів (для зменшення споживаної потужності внутрішні елементи логічної матриці можуть живитися від джерела з меншою напругою, ніж зовнішні елементи). Вихідні буфери здатні виконувати й інші функції, зокрема, зберігати інформацію у вихідному регістрі, а за застосування елементів з трьома станами виходу також приєднувати ІС до зовнішньої шини або від’єднувати від неї додатковим сигналом дозволу OE.