Host (pci/usb) port. Over view. Host Port Selection. Configuration Spaces. PCI Configuration Space, страница 38

#define    MBXSTAT       0x20     /*  Mailbox Status Mailbox Status              */

#define    MBXCTL        0x22     /*  Mailbox Control Mailbox Interrupt Control  */

#define    MBX_IN0       0x24     /*  Incoming Mailbox 0 PCI/USB to DSP mailbox  */

#define    MBX_IN1       0x26     /*  Incoming Mailbox 1 PCI/USB to DSP mailbox  */

#define    MBX_OUT0      0x28     /*  Outgoing Mailbox 0 DSP to PCI/USB mailbox  */

#define    MBX_OUT1      0x2A     /*  Outgoing Mailbox 0 DSP to PCI/USB mailbox  */

/*SERIAL EEPROM Control Register (DSP IOPAGE=0x00)*/

#define    SPROMCTL     0x30 /*  Serial EEPROM I/O Control/Status Direction and */ /*  status  for SEN, SCK, SDA pins */

/* AC'97 Control Registers (DSP IOPAGE=0x00)*/

#define    AC97LCTL      0xC0     /*  AC'97 Link Control  */

#define    AC97LSTAT     0xC2     /*  AC'97 Link Status   */ #define    AC97SEN       0xC4     /*  AC'97 Slot Enable  */

#define    AC97SVAL      0xC6     /*  AC'97 Input Slot Valid  */

#define    AC97SREQ      0xC8     /*  AC'97 Slot Request  */

#define    AC97GPIO      0xCA     /*  AC'97 External GPIO Register  */

/* AC'97 External Codec IO Register Spaces */

#define    AC97CODEC0    0x400	/*  External Primary Codec 0 IO page    */
	/*  space registers (0x00 - 0x7F)       */
#define    AC97CODEC1    0x500	/*  External Secondary Codec 1 IO page  */
	/*  space registers (0x00 - 0x7F)       */
#define    AC97CODEC2    0x600	/*  External Secondary Codec 2 IO page  */ /*  space registers (0x00 - 0x7F)       */

/* USB Endpoint DMA Control Registers (DSP IOPAGE=0x0C) */

#define   USB_EP4_ADDR     0x0C00    /*     Memory Buffer Base Addr. EP4  */ #define   USB_EP4_SIZE     0x0C04    /*     Memory Buffer Size EP4        */

#define   USB_EP4_RD       0x0C06    /*     Memory Buffer RD Offset EP4   */

#define   USB_EP4_WR       0x0C08    /*     Memory Buffer WR Offset EP4   */

#define   USB_EP5_ADDR      0x0C10    /*     Memory Buffer Base Addr. EP5   */ 

#define   USB_EP5_SIZE      0x0C14    /*     Memory Buffer Size EP5         */

#define   USB_EP5_RD        0x0C16    /*     Memory Buffer RD Offset EP5    */

#define   USB_EP5_WR        0x0C18    /*     Memory Buffer WR Offset EP5    */

#define   USB_EP6_ADDR      0x0C20    /*     Memory Buffer Base Addr. EP6   */

#define   USB_EP6_SIZE      0x0C24    /*     Memory Buffer Size EP6         */

#define   USB_EP6_RD        0x0C26    /*     Memory Buffer RD Offset EP6    */

#define   USB_EP6_WR        0x0C28    /*     Memory Buffer WR Offset EP6    */

#define   USB_EP7_ADDR      0x0C30    /*     Memory Buffer Base Addr. EP7    */

#define   USB_EP7_SIZE      0x0C34    /*     Memory Buffer Size EP7          */

#define   USB_EP7_RD        0x0C36    /*     Memory Buffer RD Offset EP7     */

#define   USB_EP7_WR        0x0C38    /*     Memory Buffer WR Offset EP7     */

#define   USB_EP8_ADDR      0x0C40    /*     Memory Buffer Base Addr. EP8    */

#define   USB_EP8_SIZE      0x0C44    /*     Memory Buffer Size EP8          */

#define   USB_EP8_RD        0x0C46    /*     Memory Buffer RD Offset EP8     */

#define   USB_EP8_WR        0x0C48    /*     Memory Buffer WR Offset EP8     */

#define   USB_EP9_ADDR      0x0C50    /*     Memory Buffer Base Addr. EP9    */

#define   USB_EP9_SIZE      0x0C54    /*     Memory Buffer Size EP9          */

#define   USB_EP9_RD        0x0C56    /*     Memory Buffer RD Offset EP9     */

#define   USB_EP9_WR        0x0C58    /*     Memory Buffer WR Offset EP9     */

#define   USB_EP10_ADDR      0x0C60    /*     Memory Buffer Base Addr. EP10   */

#define   USB_EP10_SIZE      0x0C64    /*     Memory Buffer Size EP10         */