Структурные и поведенческие модели цифрового узла в пакетах DesignLab 8, OrCAD 9.1, Active HDL 6.1, страница 9

        END IF;        

    ELSE                                                                      --обработка перехода из неопределённого     

        IF (NEZ='1') then                                                 --состояния

            Q1<= 'Z';      

            NQ1<= 'Z';

        ELSIF (NEZ='0') then    

            Q1<=PREQ AFTER 15NS;  

            NQ1<=NOT(PREQ) AFTER 15NS;  

        end if;  

    END IF;

END PROCESS;

Q <= Q1;                                                                     --присваивание значения внутренных     

NQ <= NQ1;                                                               --переменных на выходы

END model;

Рис. 53. Поведенческая VHDL-модель узла.

Пояснения к поведенческой VHDL-модели узла приведены в комментариях.

9.5. Схема верификации иерархического блока, поддерживаемого поведенческой VHDL-моделью.

Схема верификации иерархического блока, поддерживаемого поведенческой VHDL-моделью представлена на рис. 54.

Рис. 54. Схема верификации иерархического блока, поддерживаемого поведенческой VHDL-моделью.

9.6. Результаты верификации иерархического блока, поддерживаемого поведенческой VHDL-моделью.

Результаты верификации иерархического блока, поддерживаемого поведенческой VHDL-моделью представлены на рис. 55.

Рис. 55. Результаты верификации иерархического блока, поддерживаемого поведенческой VHDL-моделью.

10. Выводы.

10.1. Выводы по результатам работы.

Задачей данного курсового проекта было смоделировать микросхему КР1533КП15, представляющую собой восьмивходовой селектор-мультиплексор с тремя устойчивыми состояниями, а также провести эксперименты, подтверждающие его работоспособность. Моделирование производилось в трёх пакетах: DesignLab 8, OrCAD 9.1 и Active HDL 6.1. В каждом из перечисленных программных продуктов был построен иерархический символ, поддерживаемый схемой замещения, а также потоковой макромоделью (в DesignLab) и поведенческими VHDL-моделями (в OrCAD и Active HDL).

Для проведения экспериментов временные диаграммы входных сигналов были построены таким образом, чтобы протестировать все возможные режимы работы узла. Все эксперименты проводились с одинаковыми входными сигналами для того, чтобы показать идентичность результатов и их соответствие заданным режимам работы и реальным задержкам распространения сигналов.

Выполнение данной работы помогло мне закрепить знания и навыки, полученные в ходе сдачи лабораторных работ и расчётно-графической работы в прошлом семестре, а также приобрести опыт работы с более новым пакетом Active HDL 6.1.

10.2. Сравнительный анализ использованных в работе пакетов и личные впечатления.

На мой взгляд, основные задачи среды разработки и проектирования — обеспечить грамотное структурирование проекта, наглядный и логичный интерфейс, быстрый, интуитивно понятный, удобный доступ к основным функциям, обеспечение возможности переноса проекта на другие компьютеры без его специальной модификации и настройки. Рассмотрим подробно каждый из использованных пакетов по отношению к поставленным требованиям.