Информатика и выч. техника \ Моделирование

Структурные и поведенческие модели цифрового узла в пакетах DesignLab 8, OrCAD 9.1, Active HDL 6.1, страница 11

Active HDL 6.1 является самым новым из вышеназванных пакетов, а следовательно можно предположить, что в нём всё реализовано наилучшим образом. После непродолжительной работы с ним предположения подтверждаются. Проект легко переносится на новое место, иерархическое проектирование очень логично и осуществляется любой уровень вложенности компонентов. Что меня очень обрадовала, так это компиляция моделей и схем, мне кажется, это просто необходимая вещь при работе над большими проектами. Гибкая система настройки диаграмм входных сигналов (в текстовом виде, через форму, графическим методом), а также постпроцессора моделирования не может не радовать. Без всяких трудностей можно применять настроенные диаграммы входных воздействие к любому компоненту. Режим Measurement Mode в удобной форме позволяет быстро и наглядно измерять любое количество задержек распространения. Пакет работает с VHDL-моделями, что обеспечивает совместимость с OrCAD. Отличная система отладки моделей указывает не только строку и причину ошибку, но даже расположения ошибки в строке. Единственный недостаток — Active HDL 6.1 не понимает упаковку компонентов, поэтому при переносе моделей из OrCAD пришлось убрать её.

Из рассмотренных пакетов лучшим, без сомнения, является Active HDL 6.1. Исправленные недостатки DesignLab 8 и OrCAD 9.1, а также современные технологии ставят его вне конкуренции. Теперь, после знакомства с ним, мне вряд ли захочется возвращаться к DesignLab 8 или OrCAD 9.1.

11. Список использованной литературы.

  1. Петровский И.И. и др. Логические ИС КР1533, КР1554: Справочник: В 2 ч. – М.: Фирма «МИКАП», 1993. – Ч.1. – 254 с.- Ч.2.- 244 с.
  2. Шалагинов А. В. Учебник языка описания аппаратуры VHDL.
  3. Шалагинов А. В. Цифровое моделирование в САПР DesignLab 8. Уроки для beginnera: Учебное пособие. – Новосибирск: Издательство НГТУ, 2000. – 87с.
  4. Шалагинов А. В. Цифровое моделирование в САПР OrCAD 9.1. Учебное пособие. – Новосибирск: Издательство НГТУ, 2002. – 104 с.

Приложения.

Приложение 1.  Макромодели элементов схемы.

*-------------------------------------------------------------------------

* K555LN1  Hex Inverters      

*

* The TTL Data Book, Vol 2, 1985, TI

* tdn    06/23/89    Update interface and model names

*

.subckt K555LN1  IN OUT

+    optional: DPWR=$G_DPWR DGND=$G_DGND

+    params: MNTYMXDLY=0 IO_LEVEL=0

U1 inv DPWR DGND

+    IN   OUT

+    D_LN1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

*

.model D_LN1 ugate (

+    tplhmx=0ns

+    tphlmx=0ns

+    )

*$

*-------------------------------------------------------------------------

* K155LP14  Quadruple Bus Buffer with 3-state Outputs

*

* The TTL Data Book, Vol 2, 1985, TI

* tdn    07/05/89    Update interface and model names

*

.subckt K155LP14  A G Y

+    optional: DPWR=$G_DPWR DGND=$G_DGND

+    params: MNTYMXDLY=0 IO_LEVEL=0

U1 buf3 DPWR DGND

+    A   G   Y

+    D_LP14 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

*

.model D_LP14 utgate (

+    tplhmx=15ns

+    tphlmx=15ns

+    tpzhmx=0ns

+    tpzlmx=0ns

+    tphzmx=34ns

+    tplzmx=22ns

+    )

*$

*-------------------------------------------------------------------------

* K155LP14A  Quadruple Bus Buffer with 3-state Outputs

*

* The TTL Data Book, Vol 2, 1985, TI

* tdn    07/05/89    Update interface and model names

*

.subckt K155LP14A  A G Y

+    optional: DPWR=$G_DPWR DGND=$G_DGND

+    params: MNTYMXDLY=0 IO_LEVEL=0

U2 buf3 DPWR DGND

+    A   G   Y

+    D_LP14A IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

*

.model D_LP14A utgate (

+    tplhmx=10ns

+    tphlmx=15ns

+    tpzhmx=0ns

+    tpzlmx=0ns

+    tphzmx=31ns

+    tplzmx=22ns

+    )

*$

*-------------------------------------------------------------------------

* K555LA2  8-input Positive-Nand Gates       

*

* The TTL Data Book, Vol 2, 1985, TI

* tdn    06/26/89    Update interface and model names

*

.subckt K555LA2  A B C D E F G H Y

+    optional: DPWR=$G_DPWR DGND=$G_DGND

+    params: MNTYMXDLY=0 IO_LEVEL=0

U1 nand(8) DPWR DGND

+    A B C D E F G H   Y

+    D_LA2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

*

.model D_LA2 ugate (

+    tplhmx=0ns

+    tphlmx=0ns

+    )

*$

*-------------------------------------------------------------------------

.SUBCKT DELAY_ELEM IN_I OUT_I 

Скачать файл