Тригери, тригерні схеми (RS-тригери. Загальна характеристика тригерних схем. D-тригери. JK-тригери. Т- та ТV-тригери), страница 7

Однотактні тригери відрізняються наявністю зворотніх зв’язків з виходів на входи (рис. 4.24), а також елементами часової затримки (елементи DD3, DD4). Стан виходів JK-тригера залежить не тільки від сигналів на входах J та K, але й від логічно пов’язаних з ними сигналів з виходів Q та .

Робота асинхронного JK-тригера описується наступним характеристичним рівнянням:

.

(4.11)

Для синхронного JK-тригера є справедливим рівняння:

.

(4.12)

Розглянемо більш детально роботу тригера. Як і в попередніх схемах, в якості запам’ятовуючого елемента в ньому використаний RS-тригер з входами низького рівня  і . Вхідна логіка задає алгоритм функціонування тригера.

При відсутності вхідних сигналів, тобто при J_n = K_n = 0 на виходах DD1 і DD2 зберігаються високі рівні сигналів, які забезпечують режим зберігання для внутрішнього RS-тригера (мікросхеми DD5 і DD6). Низький рівень сигналу на виході DD1 або DD2, який може змінити стан RS-тригера, забезпечується лише при високому рівні на всіх трьох входах відповідного логічного елемента. Оскільки на один з входів ЛЕ DD1 і DD2 сигнал подається з діагонального виходу тригера, то низький рівень сигналу можливий лише на одному з виходів керованої логіки. Цим і досягається усунення проблеми невизначеності виходу при J_n = K_n = 1. Тому при появі такої комбінації вхідних сигналів тригер змінить свій стан на протилежний, незалежно від того, в якому стані він перебував раніше. Дійсно, якщо , , то на виході DD1 з’явиться логічний нуль, який по входу  змінить стан тригера, і Q зміниться на 1. Аналогічна ситуація матиме місце при , . В цьому випадку логічний нуль з’явиться на виході DD2, що по входу  перекине RS-тригер в нульовий стан.

Елементи DD3, DD4 часової затримки в цій схемі відіграють роль стабілізаторів станів тригера і безпосереднього впливу на його функціональні властивості не здійснюють. Вони створюють часову затримку між моментом подачі вхідної інформації  або  та початком формування вихідного стану  та . Без цих елементів виникає можливість генерації коливань в зв’язку з тим, що з кожною зміною вхідних сигналів на входах створювалася б комбінація, яка викликала б нову зміну станів тригера. Для уникнення подібної ситуації необхідно, щоб затримка перевищувала інтервал дії тактових сигналів. Такі схеми використані в мікросхемах К531ТВ9, К555ТВ9 (зарубіжні аналоги яких – SN54112, SN74112).

Уникання можливості появи автогенерації коливань просто забезпечується в тригерах з двоступінчатим керуванням через те, що обидва ступені тактуються послідовно. На такому принципі побудовані тригери KР1533ТВ1 (аналоги західних фірм-виробників – SN5472, SN7472).

Дещо спрощена схема такого тригера приведена на рис. 4.25, а.

На рис. 4.26 приведені часові діаграми, що пояснюють особливості зміни станів при умові J = К = 1, при якому тригер змінює стан виходів на протилежний. Цей режим широко використовується в цифровій техніці і називається Т-режимом (від англ. Tоggle – перевертатись).

Приведена на рис. 4.25, а схема тригера є динамічним тригером, що спрацьовує за зрізом синхроімпульсу, що відображено на рис. 4.26. Реальний тригер КР1533ТВ1 має поJ- та К- входах об’єднання через І по три входи, що відображаються відповідними знаками на умовних позначеннях (рис. 4.25, б). Скорочена таблиця функціонування приводиться в Табл. 4.12. Особливість таблиці полягає в позначенні входу С_n в вигляді перепаду (зрізу) імпульсу. Часто замість фронту або зрізу використовується стрілка з направленням вверх або вниз.

В тригері рис. 4.25, а є паралельні шляхи розповсюдження сигналу: С-імпульс проходить через М-тригер і інвертор DD9, а потім обидва сигнали зустрічаються на входах елементів DD5, DD6(вхідq, наприклад). Тобто в схемі існує можливість появи гонок. Якщо затримка інвертора DD9 перевершує затримку М-тригера, то при появі С-сигналу новий стан М-тригера може встигнути перейти в S-тригер раніше, ніж інвертор DD9 закриє елементи DD5, DD6. Вихід Q тригера при цьому зміниться за фронтом наступного С-імпульсу, а не за зрізом, що приведе до збою в наступній схемі. Приведені на рис. 4.26 часові діаграми показують рекомендовані часові співвідношення між затримками сигналу синхронізації в інверторі DD9 і в М-тригері. В мікросхемі КР1533ТВ1 цей недолік усунений.

В схемах динамічних тригерів можливість появи гонок по входу завжди зв’язана з крутизною фронту або спаду С-імпульсу. Технічно в інтегральних мікросхемах ця проблема вирішується різними шляхами, але при проектуванні тригерних схем не слід їх піддавати необов’язковим випробуванням.

Приклад 4.7. Для JK-тригера MS-типу, схема якого наведена на рис. 4.27, при початкових умовах J = K = Q₁ = =Q₂ = 0 задається наступна послідовність сигналів:

1.  J, 0à1;  K, 0à0;  C – перший імпульс синхронізації;

2.  J, 1à1;  K, 0à1;  C – другий імпульс синхронізації;

3.  J, 1à0;  K, 1à1;  C – третій імпульс синхронізації;

4.  J, 0à0;  K, 1à0;  C – четвертий імпульс синхронізації.

Зміна сигналів на входах J і K відбувається в інтервали часу, коли синхросигнали відсутні. Необхідно побудувати часові діаграми на входах J, K і виходах Q₁, Q₂ тригера в інтервали часу, протягом яких були подані чотири синхросигнали С.

Розв’язання. Часові діаграми приводяться на рис. 4.28.

В момент часу t₁ сигнал на вході J переходить з низького рівня в високий. Через інтервал часу t₂, який повинен бути достатнім для усталення перехідних процесів на J-вході, подається сигнал С. Оскільки на вході DD1 в цей час маємо два сигнали високого рівня J і , то на виході DD1 сигнал  прийме низький рівень, в той час як вихід  ЛЕ DD2 матиме високий рівень логічного сигналу. Таке співвідношення сигналів  і  приведе до появи на виході Q₁ сигналу високого рівня. Вказане розподілення рівнів напруг буде залишатися протягом дії синхроімпульсу. При спаді синхроімпульсу на виході DD9 з’явиться високий рівень сигналу, який приведе до зміни стану DD5 і, відповідно, перезапису сигналу Q₁ на вихід Q₂. В момент t₃ з’являється сигнал високого рівня на вході К. На цей час Q₂ = 1 і, відповідно, при K = 1, Q₂ = 1 поява в t₄ другого синхроімпульсу приведе до зміни стану DD2,  стане рівним нулю і, відповідно, , Q₁ = =0. За спадом другого синхроімпульсу низький рівень перезапишеться на вихід Q₂. В подальшому, при дії синхроімпульсів рівні сигналів не змінюються.