Тригери, тригерні схеми (RS-тригери. Загальна характеристика тригерних схем. D-тригери. JK-тригери. Т- та ТV-тригери), страница 4

Недоліком асинхронних тригерів, який обмежує їх використання в швидкодіючих пристроях, є незахищеність перед небезпечними змаганнями сигналів. Явище змагань (гонок) полягає в тому, що сигнали, які подаються на інформаційні входи тригера, проходять по різних колах, через різну кількість логічних елементів. В зв’язку з затримками у розповсюдженні сигналів можливі часові зміщення, величини яких можуть змінюватись в широких межах. Це може призвести до запису хибної інформації в тригери. Синхронізація дозволяє цей недолік ліквідувати. До того ж, синхронізація дає можливість підвищити перешкодостійкість тригера, адже значно зменшується інтервал часу доступу до його інформаційного входу.

Слід зазначити, що тактовий сигнал є керуючим імпульсом, адже вважається, що до його приходу зміна сигналів на інформаційних входах повинна бути завершена.

Синхронні тригери поділяють на схеми зі статичним та з динамічним керуванням. Характерним для статичних тригерів є те, що при активному стані тактового входу (наявність одиночного рівня потенціалу) вони поводять себе як асинхронні. Ця властивість в багатьох випадках є суттєвим недоліком синхронних тригерів зі статичним тактовим входом, адже може призводити до порушень в роботі.

Цей недолік усунений в тригерах з динамічним тактовим входом, а також в тригерах з двоступінчатим керуванням. Тригери з динамічним керуванням, в залежності від схеми виконання, реагують на перепад напруги від нуля до одиниці (за фронтом) або від одиниці до нуля (за спадом імпульсу, або за зрізом). Останні, які звуться тригерами з внутрішньою затримкою, дуже широко застосовуються в системах обробки інформації, тому що дозволяють за фронтом тактових імпульсів зчитувати інформацію, а за зрізом – записувати.

В умовних позначеннях динамічних тригерів використовуються різні способи. Далі користуватимемося позначеннями, наведеними на рис. 4.13: а – для тригерів, що спрацьовують за фронтом; б – за зрізом синхроімпульсу.

Двоступінчаті тригери мають два елементи пам’яті, з’єднані послідовно. Запис інформації в них виконується послідовно, в неспівпадаючі моменти часу. Така послідовність тригерів (рис. 4.13, в – г) називається МS-структурою (Master-Slave), або просто МS-тригерами. На умовних позначеннях МS-тригери позначаються двома літерами.

Функціональні властивості схеми задаються першим тригером, а другий в більшості – звичайний синхронний RS-тригер. Двоступінчатий тригер може керуватись не тільки двома, а й одним синхроімпульсом.

При статичному керуванні вхід С₂ з’єднується з входом С₁ через інвертор (рис. 4.13, в). При С₁ = 1 виконується запис інформації в М-тригер, а другий – S-тригер – блокований інверсним синхросигналом. При С₁ = 0 відкриваються входи другого тригера, і інформація з виходів першого перезаписується в S-тригер.

При динамічному керуванні запис в М-тригер здійснюється за фронтом синхроімпульсу, а перезапис в S-тригер – за зрізом (рис. 4.13, г).

В англомовній літературі двоступінчаті тригери з динамічним керуванням називають flip-flop, а зі статичним – latch. Якщо тип latch-тригера не оговорюється, то під цим визначенням розуміють D-тригер, мова про який піде нижче.

4.3. D-тригери

Функціональна особливість тригерів цього типу полягає в тому, що сигнал на виході Q в (n +1)-ому такті повторює значення сигналу на вході D в n-му такті.

Роботу D-тригера пояснює таблиця його станів (Табл. 4.4), з якої витікає, що при С_n = 0 значення Q_n+1 = Q_n, а при С_n = 1  Q_n+1 = D_n. Зобразивши логічну функцію Q_n+1 = f (Q_n, C_n, D_n)в вигляді карти Карно (рис. 4.14), після мінімізації знаходимо:

.

(4.6)

Враховуючи той факт, що друга складова рівняння (4.6) характеризує лише режим зберігання інформації, закон функціонування D-тригера виразиться формулою:

.

(4.7)

З (4.7) витікає, що при   сигнал   і будь-яка зміна вхідного сигналу одразу з’явиться на виході. Тому ці тригери часто називають “прозорими”.

Виходячи з умови ліквідації гонок, з карти Карно отримуємо:

.

Якщо цю формулу перетворити під базис І-НІ, матимемо:

,

яка є законом функціонування цифрового пристрою, відомого як D-тригер Ерла [Пух.]. Схема, побудована на основі отриманої формули, відрізняється від інших найбільшою реальною швидкодією і використовується в різноманітних пристроях обчислювальної техніки.

Граф переходів тригера відповідає Табл. 4.7, і повна його схема зображена на рис. 4.15. Перехід зі стану  в стан  відбувається лише при , а зворотній – тільки при . При q₀ = 0 стан тригера не змінюється при:

.

(4.8)

При q₁ = 1 стан тригера залишається незмінним за умови:

.

(4.9)

D-тригер може бути створений на базі синхронного RS-тригера, якщо на його інформаційні входи одночасно подати взаємно інверсні сигнали D i .

На рис. 4.16 приведені два варіанти D-тригера (а, б) та його умовне позначення (в).

Розглянемо більш детально роботу кожного з тригерів. Спочатку звернемось до тригера, схема якого приведена на рис. 4.16, а. При С = 1 і D = 0 на входах логічного елемента DD3 матимуть місце сигнали високого рівня, що приведе до появи на вході  внутрішнього RS-тригера (ЛЕ DD4, DD5) сигналу низького рівня , що забезпечує на виході значення  і .

При появі сигналу високого рівня лише на вході D буде забезпечувати значення  і , при яких попередня інформація внутрішнього RS-тригера залишається незмінною. Такий режим відображається на часових діаграмах, приведених на рис. 4.17, а, інтервалом t₁ – t₂.

При одночасній дії синхросигналу і сигналу високого рівня на вході D (момент часу t₂) на виході DD2 установиться рівень , що приведе до зміни стану внутрішнього тригера, при якому  і . Такий стан буде триматися до того часу, поки не відбудеться зміна рівня сигналу  з  до , яка приведе до переводу виходів тригера в початковий стан. Оскільки значення  має місце лише при С = 1, то перехід тригера в початковий стан матиме місце при дії наступного тактового імпульсу, тобто в момент t₄. Інвертор DD1, як витікає з роботи тригера, призначений для підтримки сигналу високого рівня на вході R логічного елемента DD3.