Тригери, тригерні схеми (RS-тригери. Загальна характеристика тригерних схем. D-тригери. JK-тригери. Т- та ТV-тригери), страница 12

Наприклад, на рис. 4.43 приводиться схема пристрою для ліквідації вібраційних коливань реле. Його робота полягає в наступному. При знаходженні контакту реле в позиції 1 нульовий потенціал подається на вхід елемента DDІ-І, і на виході Q (вихід елемента DDI-2) буде низький потенціал (рис. 4.32, г). При зміні положення контакту (з 1 в 2) на вхід DDI-2 поступить сигнал нульового рівня, і тригер змінить свій стан на одиничний, тобто Q = 1 (рис. 4.32, г), а інверсний його вихід  (рис. 4.32, в). Наявність вібраційних коливань, які полягають в тому, що заземлюючий контакт відривається від контакту 2, але не дотикається до контакту 1, не зможе привести до зміни стану тригера.

В практиці цифрової схемотехніки використовуються різні засоби вирішення проблеми вібраційних коливань. Використовуються, наприклад, схеми одновібраторів з витримкою часу, що перевершує інтервал вібраційних коливань. Знаходить використання спосіб інтегрування вібраційних коливань за допомогою RС-інтеграторів з наступним використанням порогових елементів. В контролерах клавіатури усунення проблеми вібраційних коливань досягається за рахунок програмного багаторазового опиту стану натиснутої клавіші в заданому інтервалі часу.

4.7.3. Синхронізатори

Прив’язка зовнішніх сигналів до синхроімпульсів необхідна тому, що синхронні цифрові схеми приймають вхідні сигнали без похибок лише в визначені інтервали часу. Якщо вхідний сигнал подається на комбінаційну схему в короткому інтервалі часу перед синхроімпульсом, то перехідні процеси в ній можуть не завершитись до появи синхроімпульсу і в тригери буде записана хибна інформація.

Інша причина пов’язана з реакцією на одиночні сигнали. Наприклад, сигнали від натискання  кнопки може тривати багато періодів синхросигналу. В той же час, для цифрових синхронних схем його тривалість не повинна перевищувати один період синхрочастоти. Вказані задачі вирішуються за допомогою тригерних схем, які називаються синхронізаторами.

На рис. 4.34 приведена схема синхронізатора на базі статичних D-тригерів. Вхідний сигнал з однаковою ймовірністю може з’явитися в будь-який момент часу, в інтервалі періоду синхросигналу. Якщо його фронт на часовій діаграмі відображається лініями а, в, с, то тригер DDI записує на свій вихід QI значення вхідного сигналу, яке по C2 переписується на вихід Q2 тригера DD2 і до появи СІ передається на вихід синхронізатора через логічний елемент DD4 3I. На вході матимемо інформаційний сигнал А, співпадаючий з синхросигналом С2, якщо вхідний сигнал з’являється пізніше синхроімпульсу С₁ (по лінії d₁, e), то тригер DD1 прийме його по третьому синхроімпульсу (лінії d₁, e₁), який також через DD2 i DD4 за синхросигналом С2 пройде на вхід у вигляді одиночного імпульсу. Повторення імпульсу неможливе, тому що при Q2=1 то С1=1 тригер DD3 змінить свій стан і Q3=0. Тобто, з’явиться сигнал заборони повтору вхідного сигналу. Зрозуміло, що, приймаючи асинхронний сигнал за можливу наявність фазового збросу, на один тактовий інтервал не слід звертати увагу. В розглянутій схемі тригер DDI визначає, з яким із двох сусідніх синхроімпульсів слід зв’язати вхідний сигнал, але, коли б він не з’явився, приведена схема завжди відреагує на нього одним імпульсом. До того ж, вхідний імпульс буде стандартизованим по відношенню до схеми-приймача.

Якщо з’являється необхідність перетворити вхідний сигнал в постійний високопотенціальний рівень, то це можливо зробити, виключивши DD3.

Розглянута схема може служити основою для перетворення неоднорідної вхідної послідовності сигналів в періодичну.

Подібна схема може бути реалізована і з використанням динамічних D-тригерів та однофазною синхронізацією. Принципової різниці така схема не має.

В розглянутій схемі в рамках описаних особливостей роботи виникає сумнів щодо необхідності тригера DD2. Ці сумніви справедливі до того моменту, поки не з’явиться ситуація, при який вхідний сигнал співпадає зі спадом імпульсу 1. Тоді, незважаючи на наявність позитивного зворотнього зв’язку в тригерах, тригер DD1 може знаходитись в невизначеному стані відносно тривалий інтервал часу, затягуючи фронт на імпульсі по виходу Q1. Тригер DD2 в такому випадку виконує функцію швидкодіючого порогового елемента.

Асинхронний обмін інформацією має місце між цифровими пристроями, кожен з яких має свою власну схему синхронізації. В такому випадку сигнали, що поступають з іншого пристрою, сприймаються приймачем як асинхронні. При інтенсивному обміні інформацією з’являється питання максимально можливої частоти передачі при асинхронному зв’язку.

Розглянемо, як приклад, однофазну синхронізацію, схема якої приводиться на рис. 4.35а.

Вхідний сигнал з’являється в часовому інтервалі закінчення синхроімпульсу. В зв’язку з тим, що динамічні тригери DDI і DD2 спрацьовують за спадом імпульсу, на вході DD3 синхроімпульсу з’явиться в один з моментів: або А, або В.

Як витікає з часових діаграм (рис. 4.35, б), для появи на вході послідовності синхронних імпульсів необхідно, щоб виконувались умови:

 і ,

де  і  – мінімальні тривалості імпульсу та паузи вхідної послідовності.

Враховуючи властивість D-тригерів відновлювати свій стан при відсутності вхідного сигналу за спадом синхроімпульсу, з аналізу діаграм витікає, що при синхроімпульсному обміні частота передачі інформації зменшується практично в 2-3 рази, порівняно з синхронним. Це пояснюється тим, що при відносній швидкості обміну біт за такт, частота вихідних тактових сигналів падає в 2,5-3 рази. До того ж, в вихідній послідовності порушена періодичність імпульсів, адже вони можуть з’являтись в момент А або В, а це ускладнює задачі обробки інформації.