Введение в стандарт IEEE. Справочное руководство по языку VHDL (Пересмотр стандарта IEEE. 1076-1987), страница 12

Улучшенная модель ADD4 отличается от модели ADD4 тремя особенностями:

·  Данные поступающие на входные шины (data_a, и data_b) преобразовываются к типу, без знака при помощи функции перевода unsigned(); прежде, чем они складываются.

·  Интерфейс объекта использует  сигналы типа std_logic и std_logic_vector.

·  Во время обратного присвоения сигнала на выходную шину (data_out), функция перевода std_logic_vector (); используется для управления выходной шиной std_logic_vector.

Таблица ниже отражает результаты моделирования для улучшенного кода модели add4.

Умножение и деление.

Ниже приведен пример умножения и деления описанный с использованием типового стиля кодирования:

library ieee;

use ieee.std_logic_1164.all;

use ieee.numeric_std.all;

entity mult4 is

port(data_a, data_b  : in std_logic_vector(3 downto 0);

data_out        : out std_logic_vector(7 downto 0));

end;

architecture behavior of mult4 is

begin

data_out <= std_logic_vector(unsigned(data_a) *

unsigned(data_b));

end;

В таблице ниже показаны значения на входе и выходе для примера кода приведенного выше.

Арифметические операции и результаты

     Обратите внимание в выборке mult4 приведенной выше,  выходная шина (data_out) имеет 8 бит, для размещения результата операции умножения 4-х битных сомножителей. Таблица ниже описывает руководящие принципы, которым вы должны следовать при объявлении разрядности выходных сигналов для результатов арифметических операций.