Разработка цифрового узла ИЕ10, создание его поведенческой модели на языке VHDL в пакетах OrCAD 9.1 и Active-HDL 8.1

Содержание:

1. Постановка задачи. 3

2. Условное графическое обозначение моделируемого узла. 3

3. Таблица назначения выводов узла. 3

4. Логическая таблица режимов работы узла. 4

5. Таблица реальных задержек работы узла. 4

6. Описание работы узла. 4

7. Моделирование узла в пакете OrCAD 9.1. 5

7.1. Условное графическое обозначение проектируемого узла в виде иерархического символа. 5

7.2. SPICE – проект. Схема замещения проектируемого узла. 5

7.3. Схема верификации иерархического символа. 7

7.4. Результаты моделирования узла. 7

7.5. Оценка предельных скоростных возможностей узла. 10

7.6. PCB Simulate – проект. Схема замещения проектируемого узла. 11

7.7. Схема верификации и результаты моделирования узла. 13

7.8. Поведенческая VHDL-модель узла. 15

7.9. Схема верификации узла с подключенной VHDL-моделью. 16

7.10. Результаты моделирования VHDL-модели узла. 16

8. Моделирование узла в пакете Active-HDL 8.1. 18

8.1. Условное графическое изображение проектируемого узла в виде иерархического символа. 18

8.2. Принципиальная схема замещения узла. 18

8.3. Схема верификации иерархического символа, поддерживаемого схемой замещения. 20

8.4. Результаты моделирования иерархического блока со схемой замещения. 20

8.5. Поведенческая VHDL-модель узла. 22

8.6. Схема верификации узла с подключенной VHDL-моделью. 22

8.7. Результаты моделирования VHDL-модели узла. 22

9. Выводы. 24

9.1. Общие выводы. 24

9.2. Сравнительный анализ пакетов. 24

9.3. Личные впечатления. 25

10. Список использованной литературы. 26

1. Постановка задачи.

Создать структурные и поведенческие модели исследуемого цифрового узла в пакетах OrCAD 9.1, Active-HDL 8.1. Провести имитационные эксперименты с разработанным узлом, подтвердить его работоспособность и соответствие временных задержек требуемым. Исследовать возможности используемых инструментальных средств проектирования.

В качестве исследуемого цифрового узла взят элемент К555ИЕ10 (четырёхразрядный двоичный счётчик с асинхронной установкой в состояние логического нуля).

2. Условное графическое обозначение моделируемого узла.

Ниже представлены условные графические обозначения моделируемого узла в пакетах OrCAD 9.1 (Рис. 1. слева) и Active-HDL 8.1 (Рис. 1. справа).

Рис. 1. Условное графическое обозначение узла, выполненное в пакетах OrCAD 9.1(слева)  и ActiveHDL8.1(справа).

3. Таблица назначения выводов узла.

             Таблица 1. Назначение выводов узла.

Номер вывода	Обозначение	Назначение
01	С	Вход тактовый
02	ECR	Вход разрешения переноса
03	ECT	Вход разрешения счёта
04		Вход разрешения записи
05	D1	Вход информационный
06	D2	Вход информационный
07	D3	Вход информационный
08	D4	Вход информационный
09		Вход установки в состояние логического нуля
10	CR	Выход переноса
11	Q1	Выход нулевого разряда
12	Q2	Выход первого разряда
13	Q3	Выход второго разряда
14	Q4	Выход третьего разряда

4. Логическая таблица режимов работы узла.

 Таблица 2. Логическая таблица режимов работы узла.

Режим	Входы						Выходы
		С	ECT	ECR		Dn	Qn	CR
Сброс	0	X	X	X	X	X	0	0
Параллельная загрузка	1	↑	X	X	0	0	0	0
	1	↑	X	X	0	1	1	1
Счёт	1	↑	1	1	1	X	Счёт	1
Хранение	1	X	0	X	1	X	Qn	1*
	1	X	X	0	1	X	Qn	1*

1*-  клетки таблицы означают, что значение на этом выходе зависит от значения на выходе Q_n.

5. Таблица реальных задержек работы узла.

       Таблица 3. Реальные задержки распространения.

Обозначение	Параметр	Значение, нс
tPLH	Время задержки распространения сигнала при выключении: - вход тактирования C – выход переноса CR; - вход тактирования C– выход данных Q8,Q4,Q2,Q1;
		23
		15
tPHL	Время задержки распространения сигнала при включении: - вход тактирования C – выход переноса CR; - вход тактирования C – выход данных Q8,Q4,Q2,Q1; - вход cброса – выход данных Q8,Q4,Q2,Q1;
		23
		13
		26