Детальный проект конвейерного RISC процессора (Глава 5 "Обработка прерываний"), страница 27

• Для заключительного цикла T_p требование 2 покрывает все регистры и память R € Cнезависимо от этапа, которому они принадлежат (поле 2).

Вышеупомянутая теорема и моделирующая теорема 4.11 конструкции DLX без обработки прерываний очень похожи. Таким образом, в основном можно многократно использовать доказательство теоремы 4.11. Сигнал JISRконструкций DLX_∑ и DLX_П – аналог сигнала resetв конструкциях DLX_σ и DLX_π. Эти пары сигналов используются для инициализации окружения PC и они отмечают начало выполнения. В последовательных конструкциях выполнение начинается в цикле - 1, в то время как в конвейерных конструкциях оно начинается в цикле 0:

reset_σ^-1  = JISR_∑^-1 = JISR_П⁰ = reset_n⁰ = 1.

обоих конвейерных конструкций. Для начального цикла T = 0 конвейерная функция планирования определена только для этапа k = 0:

I_П(0,0) = I_∑(0,l) = 0.

Этап 0 имеет память команд и ее адрес как входы. В конвейерной конструкции IM адресуется dpc, тогда как в последовательной конструкции она адресуется регистром DPC. Так как

DPCce = PCce /\ ue.1 V JISR,

из этого следует по гипотезе теоремы и флагам разрешения обновления, что