Детальный проект конвейерного RISC процессора (Глава 5 "Обработка прерываний"), страница 23

Функции планирования конвейерной конструкции DLX с и без обработки прерываний очень похожи. Выполнение начинается в цикле T = 0, который является первым циклом после сброса (table 5.11). Согласно лемме 5.10, первая команда I₀ ISR выбирается в цикле T = 0, и

 I_П(0, 0) = 0.

Команды все еще выбираются в программном порядке и перемещаются в жесткой конфигурации через этапы 0 и 1:

Любая команда продвигается самое большее на один этап за цикл, и она не может быть остановлена, как только синхронизируется с этапом 2. Однако, при активном сигнале JISR команды обрабатываемые на этапах 1 - 3 выселяются из конвейера. Таким образом, I_П(k,T) = i /\ (JISR^T= 0 V k = 0) подразумевает

и для k>=2 команды выполняются на полной скорости:

I_П(k,T) = i /\ JISR^T = 0    ->    I_П(k+1,T + 1) = i.

Обратите внимание, что при JISR = 1, сигналы разрешения обновления этапов 0 - 4 активны, тогда как на остальных этапах -  неактивны.

Стоимость и задержка

Вычисление инвертированного сигнала опасности /dhazтребует сигналов опасности данных двух GPR операндов Aи Bи сигнала опасности данных dhazSоперандов SPR.

/dhaz = (dhazA V dhazB] NOR dhazS.

Так как для обоих операндов GPR обнаружение опасности фактически одинаково, стоимость и задержка сигнала /dhazможет быть смоделирована как

C_dhaz     =     2 • C_dhazA + C_dhazS + C_or + C_nor A_dhaz     =     max{A_dhazA + D_or, A_dhazS] + D_nor.

Инвертированный флаг /busy, который объединяет два сигнала Dbusyи Ibusy, зависит от флагов окружений памяти. Его стоимость и задержка могут быть смоделированы как

C_busy     =     2 * C_and + 3 * C_nor

A_busy   =   max{A_IMenv(flags), A_DMenv(flags)}+D_and + 2*D_nor.

Два сигнала синхронизации CE1 и CE2 зависят от флага занятости, флага опасности данных /dhazи флагов JISR.

JISR = jisr.4 /\ full.4        /JISR = jisr.4 NAND full.4.

Предположим, что сигнал сброса имеет нулевую задержку. Оба синхроимпульса тогда могут быть сгенерированы со следующей стоимостью и задержкой

C_CE     =     3 • C_or + C_nor + C_and + C_dhaz + C_busy + C_and   +  C_nand

a_JISR   =   max{D_and , D_nand}

a_CE    =   rnax{A_dhaz , a_jisr , A_busy} + D_and + D_or.

Ядро механизма останова - схема с рисунка 5.19. Кроме того, механизм останова генерирует сигналы синхронизации и разрешает обновление регистров и памяти. Только память данных, два файла регистров, выходные регистры окружения CApro, и регистры PC' и DPC имеют непростые сигналы запроса обновления. Все другие регистры путей данных R € out(i) синхронизируются ue.i. Поэтому стоимость и время цикла всего механизма останова может быть смоделирована как

C_stall     =     3 • C_ff + C_or + 5 • C_and

+ C_CE + C_nand  + C_nor + C_or + C_inv  + 9 * C_and T_stall     =    a_ce + 3 • D_and + 8

+ max{D_SF (w, ce; 6,32) + D_ff , D_ram3 (32,32)}

Таблица 5.12 Стоимость путей данных конвейерной конструкции DLX с/без аппаратными прерываниями

окружение	EX	RF	PC	CA	buffer	FORW	DP
DLXn DLXn	3315 3795	4066 7257	1906 2610	471	408 2064	812 1624	13010 20610
увеличение	14%	78%	37%	-	406%	100%	58%

5.6.4    Стоимость и задержка аппаратуры DLX_П

В дальнейшем мы определим стоимость и время цикла конструкции DLX_Пи сравним эти значения с конвейерной конструкцией DLX_πбез обработки прерываний.

Стоимость путей данных

За исключением схемы отправления FORW, схемотехника верхнего уровня путей данных двух конструкций DLX с поддержкой прерываний одинакова. Поэтому стоимость путей данных DPконструкции DLX_П (рисунок 5.13) может быть выражена как

c_DP     =     C_IMenv + C_IRenv + C_PCenv + C_Daddr

+ C_EXenv + C_DMenv + C_SH4Lenv + C_RFenv + C_buffer + C_CAenv + C_FORW + 8 • C_ff (32).