Разработка цифрового узла, создание его структурных и поведенческих моделей (на языках SPICE, DSL, VHDL, в пакетах DesignLab 8, OrCAD 9.1, Active-HDL 6.2), страница 2

Входы

Выходы

Примечания

I1

I2

I3

I4

I5

I6

I7

I8

I9

Y3

Y2

Y1

Y0

1

1

1

1

1

1

1

1

1

1

1

1

1

Если ни один из входов не активен – на выходах напряжения высокого уровня (High - H).

x

x

x

x

x

x

x

x

0

0

1

1

0

В зависимости от того, на какой из входов подаётся низкий уровень (т.е. 0 или L, которые являются активными уровнями), генерировать на выходе двоично-десятичное значение наиболее приоритетного активного входа. Вход I9 имеет наивысший приоритет, вход I1 – низший.

x

x

x

x

x

x

x

0

1

0

1

1

1

x

x

x

x

x

x

0

1

1

1

0

0

0

x

x

x

x

x

0

1

1

1

1

0

0

1

x

x

x

x

0

1

1

1

1

1

0

1

0

x

x

x

0

1

1

1

1

1

1

0

1

1

x

x

0

1

1

1

1

1

1

1

1

0

0

x

0

1

1

1

1

1

1

1

1

1

0

1

0

1

1

1

1

1

1

1

1

1

1

1

0

Обозна-чение

От входа

До выхода

Форма выходного сигнала относительно входного

Величина номинальной задержки, нс

Описание

t_PLH

От любого входа до любого выхода

В фазе (In-phase output)

12

Переключение выходного сигнала из 0 в 1, если это обусловлено изменением входного сигнала также с 0 на 1.

t_PHL

12

Переключение выходного сигнала из 1 в 0, если это обусловлено изменением входного сигнала также с 1 на 0.

t_PLH

От любого входа до любого выхода

В противофазе (Out-of-phase output)

21

Переключение выходного сигнала из 0 в 1, если это обусловлено изменением входного сигнала с 1 на 0.

t_PHL

15

Переключение выходного сигнала из 1 в 0, если это обусловлено изменением входного сигнала  с 0 на 1.