Проектирование цифрового узла ИЕ10 – четырёхразрядный двоичный счётчик с асинхронной установкой в состояние логического нуля, страница 6

+       CLOCK, DELAY(-1,23NS,35NS),

+       DELAY(-1,23NS,35NS)

+       )

+     }

+ FREQ:

+   NODE = C

+   MAXFREQ = 30MEG

+ WIDTH:

+   NODE = C

+   MIN_LO = 25NS

+   MIN_HI = 25NS

+ WIDTH:

+   NODE = NR

+   MIN_LO = 20NS

+ SETUP_HOLD:

+   DATA(4) = D1 D2 D4 D8

+   CLOCK LH = C

+   SETUPTIME = 20NS

+   AFFECTS (4) Q1_O Q2_O Q4_O Q8_O

+   WHEN = { (NEWR!='0 ^ CHANGED(NEWR,0)) & NR!='0 }

+ SETUP_HOLD:

+   DATA(2) = ECT ECR

+   CLOCK LH = C

+   SETUPTIME = 20NS

+   WHEN = { (NEWR!='0 ^ CHANGED(NEWR,0)) & NR!='0 &

+     CHANGED(IEN,20NS) }

+ SETUP_HOLD:

+   DATA(1) = NEWR

+   CLOCK LH = C

+   SETUPTIME = 25NS

+   WHEN = { NR!='0 }

*

.ENDS

*

*$

7.9.  Схема верификации символа с подключённой к нему макромоделью

Рис. 12 Схема верификации иерархического символа, поддерживаемого макромоделью

В данном пункте задания требуется особое внимание обратить на идентичность задержек, «заложенных» в макромодель, задержкам, измеренным на схеме замещения узла. Это мы и собираемся сделать:

Рис. 13 Проверка правильности работы проектируемого счётчика ИЕ10

1. Сброс триггеров счётчика в нулевое состояние;
2. Параллельная загрузка данных (на выходе [Q8,Q4,Q2,Q1]=6);
3. Счётный режим, т.к. все три сигнала ECR, ECT и  имеют высокий уровень;
4. Режим хранения, когда сигнал ECT(вход разрешения счёта) переходит из 1 в 0;

Исследовав основные режимы работы проектируемого узла – счётчика ИЕ10 – и убедившись в правильности работы макромодели, можно сделать вывод, что данный элемент успешно выполняет нужные функции. Логика его функционирования совпадает с таблицей функционирования счётчика ИЕ10. После успешного прохождения этапа проверки работы проектируемого узла мы переходим к проверке соответствия временных соотношений макромодели временным соотношениям в схеме замещения.

Рис .14 Время задержки распространения сигнала при включении:

- вход тактирования C – выход переноса CR (0->1) – 23нс;

Рис. 15 Время задержки распространения сигнала при выключении:

- вход тактирования C – выход переноса CR (1->0) – 26нс;

Рис. 16 Время задержки распространения сигнала при включении:

- вход тактирования C – выход данных Q₈,Q₄,Q₂,Q₁ – 17нс;

Рис. 17 Время задержки распространения сигнала при выключении:

- вход тактирования C – выход данных Q₈,Q₄,Q₂,Q₁ – 15нс;

Рис. 18 Задержка распространения сигнала вход cброса – выход данных Q₈,Q₄,Q₂,Q₁ - 24нс;

8.  Моделирование узла в пакете OrCad 9.1

8.1.  Условное графическое обозначение проектируемого узла

Рис. 19 УГО проектируемого узла (распечатка из графического редактора OrCAD Capture)

8.2.  Принципиальная схема замещения проектируемого узла

8.3.  Схема верификации иерархического символа

Рис. 21 Схема верификации иерархического символа

8.4.  Результаты моделирования узла

Рис. 22Проверка правильности работы проектируемого счётчика ИЕ10

1. Сброс триггеров счётчика в нулевое состояние;
2. Параллельная загрузка данных (на выходе [Q8,Q4,Q2,Q1]=6);
3. Счётный режим, т.к. все три сигнала ECR, ECT и  имеют высокий уровень;
4. Режим хранения, когда сигнал ECT (вход разрешения счёта) переходит из 1 в 0;

Исследовав основные режимы работы проектируемого узла – счётчика ИЕ10 – и убедившись в правильности работы схемы замещения из компонентов по ЕСКД, можно сделать вывод, что данный элемент успешно выполняет нужные функции. Логика его функционирования совпадает с таблицей функционирования счётчика ИЕ10. После успешного прохождения этапа проверки работы проектируемого узла мы переходим к проверке соответствия временных соотношений в схеме замещения.

Рис. 23 Задержка распространения сигнала вход cброса – выход данных Q₈,Q₄,Q₂,Q₁ - 24нс;