Информатика и выч. техника \ Микропроцессорные устройства

Введение в микропроцессоры. Конспект лекций по курсу "Микропроцессорные устройства", страница 6

Анализ рис. 2.1 и табл. 2.1 позволяет сделать следующие обобщающие выводы:

· выводы AD7...AD0 позволяют построить ШД и ША (младшие восемь бит) МПС, конечно с использованием сигнала ALE;

· выводы А15...А8 позволяют построить ША (старшие восемь бит);

· выводы WR#, RD#, IO/M# позволяют построить ШУ;

· выводы TRAP, RST5.5, RST6.5, RST7.5, INTR, INTA# поддерживают систему прерываний МП и МПС;

· выводы HOLD, HLDA поддерживают систему прямого доступа к памяти (ПДП) МПС.

 

Рис. 2.1. Условное графическое обозначение МП М1821ВМ85А

Таблица 2.1

Описание выводов МП М1821ВМ85А

Вывод

Обозначен.

Вх/Вых

Назначение

1, 2

BQ1, BQ2

Вход

Подключение внешних хронирующих це­пей внутреннего синхрогенератора или подключение внешнего генератора (см. п. 2.6)

3

RSTO

Выход

²Начальная установка системы², является ответным на сигнал RESET#, свидетельствует о том, что МП удерживается в исходном cостоянии (см. п. 2.6)

4

SOD

Выход

²Передача последовательных данных², является выходом внутреннего триггера, который управляется командой SIM (см. п. 2.8.12)

5

SID

Вход

²Прием последовательных данных², опрашивается командой RIM (см. п. 2.8.12)

6

TRAP

Вход

Запрос немаскируемого прерывания с фиксированным вектором  (см. п. 2.5)

7...9

RST7.5, RST6.5, RST5.5

Вход

Запросы маскируемых прерываний с фиксированными векторами (см. п. 2.5)

10

INTR

Вход

Запрос немаскируемого прерывания с вводимым вектором (см. п. 2.5)

11

INTA#

Выход

²Подтверждение прерывания², низкий уровень сигнала является ответным на сигнал INTR (см. п. 2.5)

12...19

AD0...AD7

Вх/Вых

     *

²Адреса/Данные², двунаправленная шина с тремя состояниями. Адрес (младший байт) выставляется в первом такте каждого машинного цикла. В оставшейся части машинного цикла - ШД (см пп. 2.4.2... 2.4.6) 

20

0В

    —

Общий

21...28

А8...А15

Выход

     *

²Адреса², ША (старший байт) с тремя состояниями (см. пп. 2.4.2... 2.4.6)

29

S0

Выход

²Состояние 0², активен (низкий уровень) от начала до конца цикла чтения. Совместно с сигналами S1 и IO/M# отражает внутренне состояние МП (см. пп. 2.4.1... 2.4.6)

30

ALE

Выход

²Разрешение записи адреса², высокий уровень появляется в первом такте каждого машинного цикла. Спад сигнала используется для фиксации младшего байта адреса во внешнем регистре (см. пп 2.4.2... 2.4.6)

31

WR#

Выход

     *

²Запись², низкий уровень указывает на готовность данных на шине AD для записи в ячейку памяти или порт вывода (см. пп 2.4.4, 2.4.6)

32

RD#

Выход

     *

²Чтение², низкий уровень указывает на готовность шины AD считать данные из ячейки памяти или порта ввода (см. пп. 2.4.2, 2.4.3, 2.4.5)

33

S1

Выход

²Состояние 1², активен (низкий уровень) от начала до конца цикла записи (см. пп. 2.4.1... 2.4.6)

34

IO/M#

Выход

     *

²Разрешение обращения к порту ввода/вы­вода или ячейке памяти², если сигнал имеет высокий уровень, то разрешено обращение к порту ввода/вывода, в противном случае - к ячейке памяти. Сигнал активен от начала до конца машинного цикла (см. пп. 2.4.1... 2.4.6)

35

READY

Вход

²Готовность², опрашивается во втором такте каждого машинного цикла. Если проверяемый уровень низкий, то МП формирует целое число тактов ожидания готовности данных на шине AD (см. п. 2.4.3)

36

RESET#

Вход

²Установка МП в исходное состояние², сигнал низкого уровня производит установку внутренних регистров МП в начальное состояние (см. п. 2.6).

37

CLK

Выход

²Тактовая частота², используется в качестве сигналов синхронизации МПС (см. п. 2.4.2)

38

HLDA

Выход

²Подтверждение захвата², сигнал высокого уровня (в ответ на активный HOLD) показывает, что шины AD, A и выходы WR#, RD#, IO/M# находятся в третьем состоянии (см. п. 2.4.7)

39

HOLD

Вход

²Запрос захвата², сигналом высокого уровня альтернативный задатчик ²про­сит² МП освободить магистраль (см. п. 2.4.7)

40

+5В

   —

Питание
Скачать файл