Поведенческая модель проектируемого узла в пакете ActiveHDL аналогична модели, построенной в пакете Orcad, за исключением имен контактов. Поэтому комментарии и пояснения см. на рис.44.
|
Е00, Е01 – Сигналы на разрешающих входах; А1, А2 – Сигналы на селекторных входах; {DA}, {DB} – Данные, подаваемые на информационные входы микросхем (DA0 – на 00, DB0 – на 10,…, DA3 – на 03, DB3 – на13); VHD_0, VHD_1 – Сигналы на выходах мультиплексора, использующего VHDL-модель; OUT_0, OUT_1 – Сигналы на выходах узла, построенного на элементах 555 серии; Режим 1,…, Режим 6 – Режимы работы мультиплексора; |
|
Рис. 50. Временная диаграмма работы проектируемого компонента в пакете ActiveHDL. |
Описание режимов работы микросхемы приводится выше в табл. 4.
Приведем временные задержки работы проектируемого узла К555КП17.
|
|
|
Рис.51. Задержка распространения сигнала от информационного входа к выходу при переключении выхода из низкого уровня сигнала в высокий (11 нс) и задержка распространения сигнала от информационного входа к выходу при переключении выхода из высокого уровня сигнала в низкий(13 нс) . |
|
|
|
Рис. 52. Задержка распространения сигнала от адресного входа к выходу при переключении выхода из низкого уровня сигнала в высокий (20 нс) и задержка распространения сигнала от адресного входа к выходу при переключении выхода из высокого уровня сигнала в низкий(21 нс). |
|
|
|
Рис. 53 Задержка переключения выхода из высокоомного состояния в высокий уровень сигнала (11 нс) и задержка переключения выхода из высокоомного состояния в низкий уровень сигнала (15 нс). |
|
|
|
Рис. 54. Задержка переключения выхода из высокого уровня сигнала в состояние высокого импеданса (27 нс) и задержка переключения выхода из низкого уровня сигнала в состояние высокого импеданса (12 нс). |
Временные диаграммы показывают идентичные временные задержки для элемента со схемой замещения и для элемента с VHDL-моделью. Отмечу, что для измерения задержек я пользовался как режимом Measurement Mode, так и измерение задержек с помощью курсоров.
Завершено выполнение курсовой работы, подводящей итог изучения дисциплины «Моделирование» и «великолепной тройки» систем моделирования в текущем семестре. В ходе выполнения данного курсового проекта разработан мультиплексор К555КП17, созданы его структурные и поведенческие модели в пакетах DesignLab 8, OrCAD 9.1, ActiveHDL 6.2. Проведены имитационные эксперименты с разработанным узлом, которые подтвердили его работоспособность и соответствие временных задержек требуемым (задержкам зарубежного аналога 74LS353). Эксперименты в различных САПР проводились на одинаковых наборах входных сигналов для отображения идентичности работы узла в разных пакетах. Всего на выполнение курсовой работы, включая создание отчета, ушло около 50 часов, причем большую часть времени заняла работа в пакете DesignLab. Работа была выполнена за 10 дней, т.е. в среднем по 5 часов в день. Сам разрабатываемый узел был не особенно сложным (сдвоенный инверсный селектор-мультиплексор четырех каналов в один с тремя состояниями на выходе), но на различные нюансы и тонкости уходило много времени.
С системами моделирования DesignLab 8, OrCAD 9.1, ActiveHDL 6.2 мне довелось познакомиться в прошлом семестре на лабораторных работах и в ходе выполнения РГР. Мне трудно отдать предпочтение какому-то одному из трех пакетов, каждый имеет свои плюсы и минусы. Попробую кратко изложить впечатления от работы в каждой системе моделирования.
Пакет DesignLab мне хочется назвать по-дружески «старина ДизайнЛаб», ведь именно с него в шестом семестре началось знакомство с серьезными средствами моделирования, и именно на работу с этим пакетом было потрачено больше всего времени. До этого я имел дело с более простыми программами: Electronics Workbench 5.12 и Multisim 2001. Освоение DesignLab потребовало очень много времени, и это время потрачено не зря.
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.
