Проектирование цифрового узла 155КП1, страница 7

7.4.    Результаты моделировании узла. 10

7.5.    Оценка предельных скоростных возможностей исследуемого узла. 14

7.6.    Условное графическое обозначение проектируемого узла в виде иерархического символа в PCB Simulate-проекте. 16

7.7.    PCB – проект. Схема замещения проектируемого узла. 16

7.8.    Схема верификации и результаты моделирования узла. 19

7.9.    Результаты моделировании узла. 19

7.10.      Сравнение PSPICE и PCB Simulate проектов. 23

7.11.      Поведенческая VHDL – модель проектируемого узла. 23

7.12.      Схема верификации узла с подключенной VHDL-моделью. 24

7.13.      Результаты моделирования VHDL-модели проектируемого узла. 25

8.     Моделирование узла в пакете Active-HDL 8.1. 26

8.1.    Макромодель, представленная как иерархический символ. 26

8.2.    Схема верификации иерархического символа, поддерживаемого схемой замещения. 29

8.3.    Результаты моделирования иерархического блока со схемой замещения. 29

8.4.    Поведенческая VHDL-модель узла. 33

8.5.    Схема верификации иерархического символа с подключенной VHDL-моделью. 33

9.     Выводы, личные впечатления. 34

10.      Список литературы.. 36

Приложение 1. Функциональные модели проекта PSPICE.

155ЛН1:

* 155LN1  Hex Inverters      

*

* The TTL Data Book, Vol 2, 1985, TI

* tdn    06/23/89         Update interface and model names

*

.subckt 155LN1  A Y

+          optional: DPWR=$G_DPWR DGND=$G_DGND

+          params: MNTYMXDLY=0 IO_LEVEL=0

U1 inv DPWR DGND

+          A   Y

+          D_LN1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

*

.model D_LN1 ugate (

+          tplhty=10ns    tplhmx=10ns

+          tphlty=10ns    tphlmx=10ns

+          )

155ЛЕ1:

* 155LE1  Quadruple 2-input Not-Or Gates          

*

* The TTL Data Book, Vol 2, 1985, TI

* tdn    06/26/89         Update interface and model names

*

.subckt 155LE1  A B Y

+          optional: DPWR=$G_DPWR DGND=$G_DGND

+          params: MNTYMXDLY=0 IO_LEVEL=0

U1 nor(2) DPWR DGND

+          A B   Y

+          D_LE1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

*

.model D_LE1 ugate (

+          tplhty=5ns      tplhmx=5ns

+          tphlty=11ns    tphlmx=11ns

+          )

155ЛА2:

* 155LA2  8-input Positive-Nand Gates       

*

* The TTL Data Book, Vol 2, 1985, TI

* tdn    06/26/89         Update interface and model names

*

.subckt 155LA2  A B C D E F G H Y

+          optional: DPWR=$G_DPWR DGND=$G_DGND

+          params: MNTYMXDLY=0 IO_LEVEL=0

U1 nand(8) DPWR DGND

+          A B C D E F G H Y

+          D_LA2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_LA2 ugate (

+          tplhty=4ns      tplhmx=4ns

+          tphlty=5ns      tphlmx=5ns

+          )

155ЛА2а:

* 155LA2a  8-input Positive-Nand Gates       

*

* THE TTL DATA BOOK, 1988, TI

* TC  08/20/92  REMODELED USING LOGICEXP, PINDLY, & CONSTRAINT DEVICES

*

.subckt 155LA2a  A B C D E F G H Y

+          optional: DPWR=$G_DPWR DGND=$G_DGND

+          params: MNTYMXDLY=0 IO_LEVEL=0

*

ULA2LOG LOGICEXP(8,9) DPWR DGND

+          A B C D E F G H   A_BUF B_BUF C_BUF D_BUF E_BUF F_BUF G_BUF H_BUF Y_BUF

+          D0_GATE IO_STD IO_LEVEL={IO_LEVEL}

+          LOGIC:

+          A_BUF = {A}

+          B_BUF = {B}

+          C_BUF = {C}

+          D_BUF = {D}

+          E_BUF = {E}

+          F_BUF = {F}

+          G_BUF = {G}

+          H_BUF = {H}

+          Y_BUF = {~(A_BUF & B_BUF & C_BUF & D_BUF & E_BUF & F_BUF & G_BUF & H_BUF)}

*

ULA2DLY PINDLY (1,0,8) DPWR DGND

+          Y_BUF

+          A_BUF B_BUF C_BUF D_BUF E_BUF F_BUF G_BUF H_BUF

+          Y

+          IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

+          BOOLEAN:

+          FIRST2 = {CHANGED(A_BUF,0)|CHANGED(B_BUF,0)}

+          OVERS = {CHANGED(C_BUF,0)|CHANGED(D_BUF,0)|CHANGED(E_BUF,0)|CHANGED(F_BUF,0)|

+          CHANGED(G_BUF,0)|CHANGED(H_BUF,0)}