Стоит также сказать, что при программировании на языке VHDL редактор Active-HDL 8.1 гораздо лучше редактора Orcad 9.1: большое количество различных функций (комментирование, группировка, раскраска ключевых слов разными цветами и т.п.) помогают быстро и эффективно решать поставленные задачи. Кроме того, очень полезно то, что при компиляции все ошибки описываются, вследствие чего их легко исправить. В пакете Orcad же, напротив, при возникновении ошибки указывается только ее место, но не причина, и вообще, возможно большое количество “глюков”. Например при копировании работающей VHDL-модели из Active-HDL в Orcad последний отказывался работать и “ругался” на комментарии(!).
Важной особенностью данной работы стало то, что при верификации узла входные сигналы должны были быть построены таким образом, чтобы временные диаграммы демонстрировали все возможные режимы работы узла. Для того, чтобы показать идентичность результатов и их соответствие заданным режимам работы, все верификационные эксперименты проводились с одинаковыми входными сигналами.
Не обошлось и без трудностей. Например, при проектировании схемы замещения узла 155КП1, я был неприятно удивлен тем, что в серии 155 нет нужных мне элементов 6-И и 8-ИЛИ-НЕ или 16-ИЛИ-НЕ. Пришлось обойтись тем, что было – элементами 8-И-НЕ и 2-ИЛИ-НЕ. При этом для совпадения задержек схем замещения с реальными пришлось для элемента 8-И-НЕ (155ЛА2) сделать задержки двух входов отличными от остальных. С VHDL моделью этого элемента не возникло проблем, а вот с функциональной моделью в PSPICE-проекте пришлось повозиться. Но, в конце концов, решение было найдено: основываясь на модели мультиплексора из библиотеки 74, я разработал необходимую модель (без использования динамической модели).
Также в пакете Orcad 9.1 не нашлось библиотеки SN74, и пришлось искать информацию о том, какой аналог она имеет (оказалось, что это – библиотека 74).
Также пару раз пришлось столкнуться с проблемами, порожденными собственной невнимательностью. Например, установив задержку на адресные входы А, я оставил имена выходных проводов элемента задержки без изменения (имена оставил такими же как и входные), вследствие чего элемент задержки игнорировался.
Трудности возникали и при установке задержек. Вначале я непредусмотрительно собрал схему без задержек, и только потом начал думать об их установке. Разумеется, оказалось, что на моей схеме реализовать задержки от некоторых входов не представляется возможным, и мне пришлось добавлять вторую версию элемента 155ЛА2 с измененными задержками.
Однако, преодолев эти трудности, я смог реализовать поставленную задачу. Разработанные реализации узла дали нужные результаты во всех режимах. А я сделал однозначный вывод – в ходе дальнейшего практического проектирования следует использовать исключительно Active-HDL.
1. http://www.datasheetarchive.com/SN74150-datasheet.html - документация
2. Шалагинов А.В. Методические рекомендации «Как делать курсовую работу 2010».
3. Шалагинов А.В. Цифровое моделирование в САПР OrCAD 9.1.Учеб. Пособие. – Новосибирск: Изд-во НГТУ, 2002. – 104с.
4. Угрюмов Е.П. Цифровая схемотехника: Уче. Пособие для вузов. – 2-е изд., перераб. и доп. – СПб.: БХВ-Петербург, 2004. – 800 с.: ил.
5. http://www.vt1.ru/mc/72.html - информация по работе устройства
Оглавление
1. Постановка задачи. 2
2. Условное графическое обозначение моделируемого узла. 2
3. Назначение выводов моделируемого узла. 3
4. Режим работы узла. 3
5. Реальные задержки работы узла. 4
6. Описание работы узла. 4
7. Моделирование узла в пакете OrCAD 9.1. 5
7.1. Условное графическое обозначение проектируемого узла в виде иерархического символа. 5
7.2. SPICE – проект. Схема замещения проектируемого узла. 5
7.3. Схема верификации иерархического символа. 9
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.