Host (pci/usb) port. Over view. Host Port Selection. Configuration Spaces. PCI Configuration Space, страница 35

#define   GPIOPDN      0x1E     /*  GPIO Pull-down Pull-down enable (if input): */

/* 1 = enable, 0 = hiZ   */

/*PCI/USB Mailbox Registers (DSP IOPAGE=0x00)*/

#define    MBXSTAT       0x20     /*  Mailbox Status Mailbox Status  */

#define    MBXCTL        0x22     /*  Mailbox Control Mailbox Interrupt Control  */

#define    MBX_IN0       0x24     /*  Incoming Mailbox 0 PCI/USB to DSP mailbox  */

#define    MBX_IN1       0x26     /*  Incoming Mailbox 1 PCI/USB to DSP mailbox  */

#define    MBX_OUT0      0x28     /*  Outgoing Mailbox 0 DSP to PCI/USB mailbox  */

#define    MBX_OUT1      0x2A     /*  Outgoing Mailbox 0 DSP to PCI/USB mailbox  */

/*SERIAL EEPROM Control Register (DSP IOPAGE=0x00)*/

#define    SPROMCTL     0x30     /*  Serial EEPROM I/O Control/Status Direction  */ /*  and status  for SEN, SCK, SDA pins. */

/* AC'97 Control Registers (DSP IOPAGE=0x00)*/

#define    AC97LCTL      0xC0     /*  AC'97 Link Control */

#define    AC97LSTAT     0xC2     /*  AC'97 Link Status  */

#define    AC97SEN       0xC4     /*  AC'97 Slot Enable   */

#define    AC97SVAL      0xC6     /*  AC'97 Input Slot Valid */

#define    AC97SREQ      0xC8     /*  AC'97 Slot Request */

#define    AC97GPIO      0xCA     /*  AC'97 External GPIO Register */

/* AC'97 External Codec IO Register Spaces */

#define    AC97CODEC0    0x400     /* External Primary Codec 0 IO page space */

/* registers (0x00 - 0x7F) */

#define    AC97CODEC1    0x500     /* External Secondary Codec 1 IO page space */

/* registers (0x00 - 0x7F) */

#define    AC97CODEC2    0x600     /* External Secondary Codec 2 IO page space */ /* registers (0x00 - 0x7F) */

/* CardBus Function Event Registers(DSP IOPAGE=0x01)*/

#define    CB_EVENT0          0x100     /*  Function 0 Event           */ #define    CB_EVENTMASK0      0x104     /*  Function 0 Event Mask      */ #define    CB_PSTATE0         0x108     /*  Function 0 Present State   */

#define    CB_EVENTFORCE0     0x10C     /*  Function 0 Event Force     */

#define    CB_EVENT1          0x110     /*  Function 1 Event          */

#define    CB_EVENTMASK1      0x114     /*  Function 1 Event Mask     */

#define    CB_PSTATE1         0x118     /*  Function 1 Present State  */

#define    CB_EVENTFORCE1     0x11C     /*  Function 1 Event Force    */

#define    CB_EVENT2          0x120     /*  Function 2 Event          */

#define    CB_EVENTMASK2      0x124     /*  Function 2 Event Mask     */

#define    CB_PSTATE2         0x128     /*  Function 2 Present State  */

#define    CB_EVENTFORCE2     0x12C     /*  Function 2 Event Force    */

/* PCI DMA Address/Count Registers (DSP IOPAGE=0x08)*/

#define   PCI_Rx0BADDRL      0x800    /*  Rx0 DMA Base Address        Bits 15:0   */ #define   PCI_Rx0BADDRH      0x802    /*  Rx0 DMA Base Address        Bits 31:16  */

#define   PCI_Rx0CURADDRL    0x804    /*  Rx0 DMA Current Address     Bits 15:0   */ #define   PCI_Rx0CURADDRH    0x806    /*  Rx0 DMA Current Address     Bits 31:16  */

#define   PCI_Rx0BCNTL       0x808    /*  Rx0 DMA Base Count          Bits 15:0   */ #define   PCI_Rx0BCNTH       0x80A    /*  Rx0 DMA Base Count          Bits 31:16  */

#define   PCI_Rx0CURCNTL     0x80C    /*  Rx0 DMA Current Count       Bits 15:0   */

#define   PCI_Rx0CURCNTH     0x80E    /*  Rx0 DMA Current Count       Bits 31:16  */ #define   PCI_Tx0BADDRL      0x810     /*  Tx0 DMA Base Address        Bits 15:0   */

#define   PCI_Tx0BADDRH      0x812     /*  Tx0 DMA Base Address        Bits 31:16  */

#define   PCI_Tx0CURADDRL    0x814     /*  Tx0 DMA Current Address     Bits 15:0   */ #define   PCI_Tx0CURADDRH    0x816     /*  Tx0 DMA Current Address     Bits 31:16  */ #define   PCI_Tx0BCNTL       0x818     /*  Tx0 DMA Base Count          Bits 15:0   */

#define   PCI_Tx0BCNTH       0x81A     /*  Tx0 DMA Base Count          Bits 31:16  */