Другие предметы \ Схемотехника ЭВМ

Моделирование логических элементов на базе ТТЛ. Таблица истинности схемы и минимизированное булево выражение логической функции, выполняемой схемой, страница 7

2.  Лабораторная работа 2. Управление светодиодами и последовательным интерфейсом. Методическое пособие, стр. 4, 8, ftp://embedded.ifmo.ru/POSOBIE/IOS2003_lab2.pdf 

3.  ADuC812 Data sheet rev. C, стр. 34-35, ftp://embedded.ifmo.ru/DOC/SDK11/DOC/ADuC812/ADuC812.pdf 

4.  SIEMENS SAB80515/SAB80C515 User’s manual, стр. 55-56, 60-61, ftp://embedded.ifmo.ru/DOC/SDK1/DOC/515/m80515.pdf 

5.3. Вариант II. Проектирование приемника по асинхронному последовательному интерфейсу.

5.3.1. Задание

Спроектировать устройство для последовательного приема по цифровой линии 8-ми разрядного слова данных. Формат последовательности состояний цифровой линии во время приема одного слова представлен на рисунке.

лог. "1" лог. "0"

Рисунок 6. Формат асинхронной посылки.

Пассивное состояние линии (т.е., когда не ведется передача данных, «idle») – лог. «1». Прием начинается по обнаружении старт-бита (отрицательный перепад на линии связи) – лог. «0» длительностью, равной длительности передачи одного бита данных на заданной скорости передачи (1/(скорость в бодах) секунд). Если после обнаружения стартбита положительный перепад на линии связи произошел ранее, чем через половину длительности битового интервала, то старт-бит не считается обнаруженным и устройствоприемник возвращается в исходное состояние. В противном случае прием продолжается: за старт-битом принимается младший бит слова данных (LSB, least significant bit), затем – следующий по старшинству бит и т.д. до старшего бита (MSB, most significant bit). После приема старшего бита данных линия должна находиться в состоянии лог. «1» как минимум один битовый интервал (1 стоп-бит). После этого в любое время может начаться прием новой посылки (старт-бит + данные + стоп-бит).

Проектируемое устройство имеет внешние выводы, представленные на рисунке:

                                                                              RD                   Data[7..0]

                                                                               RxD                          RI

Рисунок 7. Устройство приема асинхронных последовательных данных. Таблица 2. Назначение выводов устройства.

Название

Тип

Описание

RxD

I

Линия приема последовательных данных

RD

I

Сигнал параллельного чтения принятых данных

Clk

I

Сигнал синхронизации приемника. Период синхронизации равен 1/16 длительности одного бита данных в посылке

Data[]

O

Шина параллельной загрузки принятых данных из устройства (8 линий)

RI

O

Сигнал завершения приема посылки 

FE

O

Сигнал наличия ошибки приема

Частота синхронизации устройства однозначно определяет скорость передачи данных, на которую настроен приемник: она равна 1/16 частоты синхронизации. Таким образом, длительность битового интервала на линии RxD должна составлять около 16 TCLK, где TCLK – период синхронизации устройства. Распознавание значения очередного бита приемником производится в середине битового интервала путем сравнения состояний линии на 7, 8 и 9-м тактах Clk (если считать, что первый такт знаменует собой начало данного битового интервала). Значение бита вычисляется как логическая функция большинства от трех переменных f(x1, x2, x3), где xi – состояния линии на соответствующих тактах. 

Обнаружение старт-бита приемником происходит в исходном его состоянии (т.е., когда так или иначе завершен прием предыдущей посылки) на очередном такте Clk: путем регистрации отрицательного перепада на линии RxD. Данный такт Clk принимается за первый, и начало всех последующих битовых интервалов будет отмеряться от этого такта.

Скачать файл