Программирование на зыке VHDL: Конспект лекций

Конспект лекций по САПР

Часть 3

Введение

Задачи курса

-  Изучение базовых элементов языка VHDL (the basic constructs)

-  Изучение структуры моделей VHDL (modeling structure)

-  Изучение средств построения проектов (design environments):

·  Моделирование схем (Simulation)

·  Синтез схем (Synthesis)

Содержание курса

-  Введение

·  Краткий обзор языковых средств

-  Элементы проекта (Design Units)

·  Entity - интерфейс

·  Architecture

·  Configurations

·  Packages (Libraries) – пакеты и библиотеки

-  Основы моделирования архитектуры (Architecture Modeling)

·  Signals - сигналы

·  Processes - процессы

§  Последовательностные операторы (Sequential Statements)

-  Изучение методов синтеза логических схем

·  Process Statement – оператор Process

·  Логические элементы (Inferring Logic)

-  Использование моделей (Model Application)

·  Кодирование машины состояний (State Machine Coding)

-  Иерархическое проектирование (Hierarchical Designing)

·  Обзор

·  Структурное моделирование (Structural Modeling)

·  Применение макрофункций (Application of LPM's)

·   

1. Основы VHDL

1.1. Происхождение термина VHDL:

vhsic (Very High Speed Integrated Circuit)	-	сверхскоростная интегральная схема
Hardware	-	аппаратура
Description	-	описание
Language	-	язык

1.2. Что такое VHDL?

-  промышленный стандарт IEEE для описания аппаратных средств

-  Язык высокого уровня для моделирования и синтеза цифровых схем

1.3. История VHDL

-  1980 – министерство обороны США  - U.S. Department of Defense (DOD) – открыл финансирование проекта по разработке стандартного языка описания аппаратных средств, выполняемого в рамках программы разработки сверхвысокоскоростных интегральных схем - Very High Speed Integrated Circuit (VHSIC) program.

-  1987 – институт инженеров электротехники и электроники - the Institute of Electrical and Electronics Engineers (IEEE) – утвердил данный язык в качестве стандарта США IEEE 1076.

-  1993 - Язык VHDL был пересмотрен и утвержден в качестве обновленного стандарта IEEE 1076'93.

1.4. Терминология

-  HDL – язык описания аппаратных средств является языком, предназначенным для моделирования фрагментов схем

-  Behavior Modeling – моделирование поведения. Компонент описывается в качестве отклика его выходов на входные воздействия

-  Structural Modeling – моделирование структуры. Компонент описывается как соединения между более простыми компонентами или примитивами (компонентами или примитивами низкого уровня)

1.5. Behavior Modeling - моделирование поведения

§  Описывается только функционирование схемы, сведения о структуре не приводятся

§  Отсутствует привязка к специфическим аппаратным средствам

§  Используется как для моделирования, так и для синтеза схем

1.6. Structural Modeling - моделирование структуры

§  Описание функционирования и структуры схемы

§  Ориентация на специфические схемотехнические средства

§  Используется как для моделирования, так и для синтеза схем

1.7. Еще о терминологии

-  Register Transfer Level (RTL) – тип моделирования поведения для целей синтеза, при котором осуществляется привязка модели к структуре регистров программируемого кристалла при синтезе схемы. При этом:

·  Учитывается предполагаемая элементная база или используются элементарные компоненты

·  Проект должен уложиться в рамки ограничений, накладываемых возможностями программируемого логического кристалла.

-  Synthesis – синтез, трансляция HDL в схему и оптимизация полученной схемы

-  RTL Synthesis – процесс трансляции RTL-модели схемы в структуру, оптимизированную для внедрения в выбранный тип программируемого кристалла

1.8. Особенности синтеза RTL

1.9. Сравнение методики синтеза схем VHDL с другими стандартами HDL

-  VHDL

·  "Скажите мне, как должна себя вести Ваша схема, и я дам Вам аппаратную реализацию, которая будет выполнять эту работу."

-  Verilog

·  Аналогично VHDL

-  ABEL, PALASM, AHDL

·  "Скажите мне, какую схему Вы хотите, и я дам ее Вам."

-  VHDL

·  "Дайте мне схему, выходы которой будут переключаться только при переключении сигнала из 0 в 1 на определенном выводе. Когда произойдет это переключение, сделайте выходной сигналы равным входному до следующего переключения."

·  Результат: VHDL синтезирует синхронный D-триггер с тактированием передним фронтом синхросигнала.

-  ABEL, PALASM, AHDL

·  "Дай мне D-триггер."

·  Результат: ABEL, PALASM, AHDL синтезирует D-триггер. Реализация сигнала тактирования зависит от используемых программных средств, которые выполняют синтез.