Программирование на зыке VHDL: Конспект лекций, страница 14

1.12. Основы VHDL............................................................................................................... 6

2. Элементы проекта VHDL (Design Units)................................................................................ 7

2.1. Entity............................................................................................................................... 7

2.1.1. Entity Declaration – объявление Entity...................................................................... 7

2.1.2. Entity: Generic Declaration......................................................................................... 7

2.1.3. Entity: Port Declarations............................................................................................. 8

2.2. Architecture...................................................................................................................... 8

2.2.1. Объявление Architecture........................................................................................... 9

2.2.2. VHDL Basic Modeling Structure – базовая структура    модели................................. 9

2.2.3. VHDL : Связь Entity и Architecture......................................................................... 10

2.3. Configuration.................................................................................................................. 11

2.3.1. Пример применения Entity, Architecture, Configuration.......................................... 11

2.4. Packages - пакеты........................................................................................................... 11

2.4.1. Объявление Packages............................................................................................... 12

2.5. Libraries - библиотеки.................................................................................................... 12

2.5.1. Связь модели и Library/Package............................................................................... 12

2.5.2. Подключение библиотеки....................................................................................... 13

2.5.3. Библиотека LIBRARY STD..................................................................................... 13

2.5.4 Предопределенные в Standard Package типы данных................................................ 14

2.5.5. Библиотека LIBRARY IEEE;................................................................................... 14

2.5.6. Типы, определенные в std_logic_1164 Package........................................................ 14

2.5.7. User-Defined Libraries/Packages - библиотеки и пакеты пользователя...................... 14

3. Основы моделирования архитектуры................................................................................... 15

3.1. Сигналы......................................................................................................................... 15

3.1.1. Присвоение сигналам значений............................................................................... 15

3.1.2. Использование сигналов для передачи информации............................................... 16

3.1.3. Определение значения сигнала................................................................................ 16

3.1.4. Варианты назначения сигналов............................................................................... 16

3.1.5. Простое назначение сигнала - Simple Signal Assignment......................................... 16

3.1.6. Операторы VHDL.................................................................................................... 17

3.1.6.1. Пример использования арифметических функций............................................ 17

3.1.7. Переопределение операторов - Operator Overloading............................................... 17

3.1.7.1. Пакет переопределения операторов и функций (Operator Overloading Function/Package).......................................................................................................... 18