Информатика и выч. техника \ Программирование

Программирование на зыке VHDL: Конспект лекций, страница 2

1.10. Typical Synthesis Design Flow – Порядок синтеза схемы

1.11. Typical Simulation Design Flow – Порядок моделирования схемы

Рис.5.

1.12. Основы VHDL

-  Имеется два набора языковых конструкций:

·  Синтез

·  Моделирование

-  Язык VHDL построен на базе ключевых слов.

-  В большинстве случаев язык НЕ РАЗЛИЧАЕТ прописные и строчные буквы.

-  Выражения VHDL завершаются символом «точка с запятой» ;

-  VHDL не чувствителен к пробелам. Они используются для улучшения читаемости текста.

-  Комментарии в VHDL начинаются с двух стоящих рядом дефисов и занимают  остаток строки

-  Модели VHDL могут быть:

·  Behavioral (поведение)

·  Structural (структура)

·  Mixed (смешанный тип)

2. Элементы проекта VHDL (Design Units)

Элементами проекта VHDL являются:

-  Entity

·  Используется для определения интерфейса модели, т.е. модели с точки зрения ее окружения. Пример: условное обозначение мультиплексора.

-  Architecture

·  Используется для определения функционирования модели. Пример: внутренняя схема мультиплексора.

-  Configuration

·  Используется для указания связи между Architecture и Entity

-  Package

·  Содержит набор сведений, к которым могут обращаться модели VHDL. Пример:  Library (библиотеки)

·  Состоит из двух частей: объявлений Package Declaration и тела пакета Package Body.

2.1. Entity

2.1.1. Entity Declaration – объявление Entity

-  Аналогия: символ компонента.

-  <entity_name> может быть любым буквенно-цифровым именем

·  Примечание: MAX+PLUS II требует, чтобы имя <entity_name> и имя файла <file_name> совпадали

-  Generic Declarations – общие объявления

·  Используются для передачи информации в модель

·  MAX+PLUS II накладывает ряд ограничений на использование Generics

-  Port Declarations – объявления портов

·  Используются для описания входов и выходов, например, выводов компонентов.

2.1.2. Entity: Generic Declaration

• Во время компиляции могут передаваться новые значения.

• В процессе моделирования и синтеза Generic получает атрибут read only

2.1.3. Entity: Port Declarations

Структура:                   <class> object_name : <mode> <type> ;

-  <class> :                 что можно делать с объектом

-  Object_name:         identifier – идентификатор (символическое имя)

-  <mode>:                 directional - направленность

·  In (вход)                    out (выход)

·  Inout (двунаправленный)        buffer (выход с внутренней обратной связью)

-  <type> : Что может содержаться в объекте

2.2. Architecture

Ключевые аспекты архитектуры:

-  Аналогия: принципиальная схема

-  Описывает функционирование и задержки времени в модели

-  Должна быть привязана к ENTITY

-  ENTITY может иметь несколько вариантов architecture

-  Выражения в описании Architecture обрабатываются конкуррентно (concurrently) –параллельные процессы (Processes)

-  Стили Architecture

·  Behavioral (поведенческий): Как функционирует проект

§  RTL: Проекты описываются в терминах регистров

§  Функциональный: без указания временных параметров

·  Structural (структурный): список связей (Netiist)

§  Уровень вентилей/компонентов (Gate/Component Level)

·  Hybrid (смешанный): комбинация указанных выше стилей

2.2.1. Объявление Architecture

2.2.2. VHDL Basic Modeling Structure – базовая структура      модели

ENTITY entity_name IS

generics

port declarations

END entity_name;

ARCHITECTURE arch_name OF entity_name IS

enumerated data types

internal signal declarations

component declarations

BEGIN

signal assignment statements

process statements

component instantiations

END arch_name;

2.2.3. VHDL : Связь Entity и Architecture

2.3. Configuration

-  Используется для определения связей в пределах проекта

Скачать файл