Схемотехника ТТЛШ и КМОП-транзисторной логики. Каскадное соединение дешифраторов, страница 4

Если хотя бы один из входных транзисторов заперт, то через динамическую нагрузку ток не течет, падение напряжения на нагрузке отсутствует и, следовательно, на выходе логического элемента будет логическая единица. В том случае, когда на обоих входах действует логическая единица, тогда оба транзистора оказываются открыты и на выходе будет низкий логический уровень. Т.е. .

Лекция 5

Схемотехника КМОП-транзисторной логики.

Базовым элементом в данном типе логики является ключ, выполненный на двух полевых транзисторах с p- и n-каналом одновременно. Схема такого ключа представлена на следующем рисунке:

Транзистор VT1 является n-канальным, а транзистор VT2 – p-канальным.

Если на входе ключа действует напряжение превышающее величину порогового, то транзистор VT1 – открыт, а VT2 – заперт. Тогда напряжение на выходе схемы приблизительно равно нулю. При подаче на вход "А" низкого логического уровня оба транзистора переходят в противоположное состояние, т.е. VT1 закрывается, а VT2 открывается, и на выходе ключа устанавливается напряжение высокого логического уровня. Такая логика работы соответствует логической функции НЕ. На основе таких ключей строят все логические элементы КМОП-логики.

Рассмотрим электрическую схему логического элемента ИЛИ-НЕ.

Такой логический элемент состоит из двух КМОП ключей 1 – VT1, VT2 и 2 – VT3, VT4. Верхние транзисторы ключей соединены последовательно, а нижние – параллельно. Если хотя бы на одном из входов А или В высокий потенциал, то открыт по меньшей мере один из транзисторов VT1 или VT3, а из двух других транзисторов хотя бы один заперт. Для определения выходного состояния логического элемента в данной ситуации удобно воспользоваться следующей эквивалентной схемой:

На этой схеме последовательное сопротивление транзисторов представлено сопротивлением Z₁, а параллельное – сопротивлением Z₂.

Т.е. в этой ситуации на выходе логического элемента будет присутствовать низкий логический уровень.

И только тогда, когда на обоих входах будут нули, сопротивление Z₂ будет велико, поскольку транзисторы VT1 и VT3 – заперты, а сопротивление Z₁ будет практически равно нулю, т.к. VT2 и VT4 – открыты. В этом случае на выходе будет присутствовать уровень логической единицы.

Далее, рассмотрим работу логического элемента И-НЕ. Как и в предыдущем случае, этот логический элемент, так же, состоит из двух ключей, только теперь верхние по схеме транзисторы включены параллельно, а нижние – последовательно.

Рассмотренная в предыдущем случае эквивалентная схема остается справедливой и для этого логического элемента, только теперь в качестве верхнего плеча делителя Z₁ выступает параллельное соединение транзисторов VT2 и VT4, а в качестве нижнего Z₂ – последовательное соединение VT1 и VT3.

Если хотя бы на один из входов А или В подан логический ноль, то запертым оказывается хотя бы один из транзисторов нижнего плеча, т.е. , одновременно с этим минимум один из транзисторов верхнего плеча открыт и . При таких условиях на выходе логического элемента будет присутствовать уровень логической единицы. И только в том случае, когда на обоих входах действует логическая единица, тогда оба транзистора нижнего плеча открыты, а верхнего – заперты, т.е. , а  и на выходе логического элемента будет состояние логического нуля.