Создание структурных и поведенческих моделей цифрового узла в пакетах DesignLab 8, OrCAD 9.1, Active HDL 6.2

Министерство образования и науки РФ

Новосибирский Государственный Технический Университет

Кафедра ВТ

Курсовой проект по дисциплине

«Моделирование»

Факультет: АВТ

Группа: АМ-411

Студент: Гребенникова М.Ю.

Преподаватель: Шалагинов А. В.

Новосибирск, 2007 г

1. Постановка задачи

Создать структурные и поведенческие модели цифрового узла в пакетах DesignLab 8, OrCAD 9.1, Active HDL 6.2. Провести имитационные эксперименты с разработанным узлом. Целью экспериментов является подтверждение работоспособности узла и соответствие его временных задержек требуемым.

Произвести сравнительный анализ использованных инструментальных средств проектирования.

Исследуемый цифровой узел: ИД7 — высокоскоростной дешифратор – демультиплексор, преобразующий трехразрядный код А0-А2 в напряжение низкого логического уровня, появляющееся на одном из восьми выходов. DC имеет трехвходовой логический элемент разрешения. Зарубежный аналог — DM74LS138.

2. Условное графическое обозначение моделируемого узла

Ниже представлены условные графические обозначения моделируемого узла в пакетах DesignLab 8 (рис. 1. слева) и OrCAD 9.1 (рис. 1. посередине) и Active HGL 6.1 (справа).

Рис. 1. Условное графическое обозначение узла, выполненное в пакетах DesignLab 8,  OrCAD 9. и Active HDL 6.2 (слева направо).

3. Назначения выводов узла

Назначения выводов узла представлены в таблице 1.

Таблица 1. Выводы узла и их назначения.

4. Режимы работы узла

Режимы работы узла представлены в таблице 2.

Таблица 2. Режимы работы узла.

Н - низкий уровень, В – высокий уровень.

5. Реальные задержки распространения сигналов микросхемы

Максимальные задержки распространения сигналов микросхемы K555ИД7 (задержки взяты у зарубежного аналога DM74LS138, произведенного Firechild Semiconductor) представлены в таблице 3.

Таблица 3. Максимальные задержки распространения микросхемы К555ИД7.