Электротехника \ Схемотехника

Разработка памяти с информационной ёмкостью для памяти SRAM – 8МБ, для Flash-памяти – 8МБ, страница 5

Для расчёта tзаписи изобразим на временных диаграммах (рис.5) два смежных цикла операции записи. Временные параметры цикла записи памяти SRAM приведены в таблице6.

Таблица 6. Временные параметры цикла записи SRAM.

Параметр

Пояснения

tSCE= 8нс

Время предустановки CE до окончания записи

tWC=12нс

Время цикла записи                                          

tAW=12нс

Время предустановки адреса до окончания записи

tPWE=8нс

Длительность сигнала WE#

tADRSEL=10нс

Задержка адресного селектора

tTR=3нс

Задержка между входами и выходами данных трансивера

tTREN=4.4нс

Задержка трансивера при включении

tTRDIS=4.1нс

Задержка трансивера при выключении

tBUF=2.5нс

Задержка буфера

tзаписи= tBUF+ tADRSEL+ tSCE=2.5+10+8=20.5(нс)

Чтение для памяти Flash.

Для расчёта tчтения изобразим на временных диаграммах (рис.6) два смежных цикла операции чтения. Временные параметры цикла чтения памяти Flash приведены в таблице 7.

Таблица 7. Временные параметры цикла чтения Flash.

Параметр

Пояснения

tCE= 90нс

Задержка с момента СЕ=0 до   

появления на выходе действительных данных

tRC=90 нс

Время цикла чтения                                          

tACC=90нс

Задержка с момента установления адреса до появления на выходе действительных данных

tDF=16нс

Задержка с момента СЕ=1 до высокого импеданса на выходе

tADRSEL=10нс

Задержка адресного селектора

tTR=3нс

Задержка между входами и выходами данных трансивера

tTREN=4.4нс

Задержка трансивера при включении

tTRDIS=4.1нс

Задержка трансивера при выключении

tчтения= tBUF+ tADRSEL+ tCE+ tTREN+ tDF=2.5+10+90+4.4+16=122.9(нс)

Запись для памяти Flash.

Длительность записи и стирания для Flash-памяти не укладывается во время доступа, определённое в техническом задании. Для этих операций мы должны обеспечить ввод командной последовательности, определённой изготовителем микросхемы памяти. После этого начинается непосредственно операция записи или стирания. На выходе RY/BY# - низкий уровень сигнала (память занята). Процессор может узнавать о состоянии процесса записи или стирания также по некоторым битам шины данных.

Биты мерцания – DQ6 и DQ2. Если DQ6 принимает значение то 0 то 1, то процедура записи не завершена. DQ2 мерцает, если процессор обращается по чтению к сектору, который стирается. Бит DQ5 установлен в 1, если превышено время записи или стирания.



Выводы. В результате работы нами была разработана функциональная схема памяти. Рассчитано время циклов записи и чтения для обоих типов памяти. Для памяти SRAM получили тзадержки. Это говорит о том, что после выполнения операции записи или чтения, память будет длительное время простаивать. Кроме того, большой вклад во время цикла вносят элементы обвязки (задержки, соизмеримые с задержками самой памяти). Для памяти Flash получили тзадержки. Это говорит о том, что в данном случае время простоя памяти будет небольшим. Вклад во время цикла задержек элементов обвязки незначителен по сравнению с задержками самой памяти.


Заключение.

Разработанная память по основным требованиям удовлетворяет требованиям технического задания. За время цикла, предложенное в техническом задании, невозможно осуществить операцию записи (или стирания) для Flash-памяти. Кроме того, необходимо несколько циклов для ввода командной последовательности операций записи и стирания.
Список литературы.

1.  www.cypress.com

2.  www.amd.com

3.  www.ti.com

4.  www.atmel.com


Приложение.

Скачать файл