Разработка памяти с информационной ёмкостью для памяти SRAM – 8МБ, для Flash-памяти – 8МБ, страница 4

Трансивер – SN74ALVCH32245 [3] фирмы Texas Instruments. Он состоит из четырёх восьмиразрядных секций, каждый из которых имеет вход OE# и вход DIR (управление направлением передачи данных). Допустимое напряжение питания лежит в пределах от 1.65В до 3.6В. Имеет ТТЛ-совместимые входы и выходы. Функционирование трансивера описывается таблицей 4 (см. ниже).

Таблица 4. Функционирование трансивера.

Входы		Операция
OE#	DIR
L	L	Передача данных с шины B в шину A
L	H	Передача данных с шины A в шину B
H	X	Отключение

Адресный селектор – ATF22LV10C [4] фирмы Atmel. Данная микросхема является программируемым логическим устройством (PLD) на базе памяти с электрическим стиранием. Имеет 12 входов и 10 макроячеек. Допустимое напряжение питания лежит в пределах от 3.0В до 5.5В.

6. Разработка функциональной схемы.

После выбора типономиналов интерфейсных элементов, можно переходить к изображению функциональной схемы. Для изображения функциональной схемы необходимо учесть конкретные особенности выбранных типономиналов микросхем. В микросхеме Flash-памяти сигнал на вход RESET# (сброс содержимого Flash-памяти) должен подаваться с блока синхронизации при включении питания. Снятие защиты от записи во Flash-памяти происходит путём подачи на вход WP#/ACC напряжения 12.5В. Защита от записи включена, если на этот вход подаётся потенциал земли. Управление уровнем напряжения осуществляется при помощи ключевого элемента, который подаёт на вход WP#/ACC потенциал земли или 12.5В в зависимости от сигнала на линии управления. Этот сигнал на лини управления формируется процессором. В нашем случае не требуется вывод слова по байтам, поэтому входы BHE# и BLE# памяти SRAM нужно заземлить, а на вход BYTE Flash-памяти подать логическую единицу. Вход OE# микросхемы памяти SRAM можно также заземлить, т.к. выходные буферы переводятся в z-состояние и по CE=1. Вход OE# буфера также заземляем, разрешив буферу всегда работать. Разрешать работу трансиверу можно лишь в том случае, если выбрана одна из памятей нашего блока (SRAM или Flash) (на вход OE# трансивера подаётся сигнал с адресного селектора).

Управление направлением передачи данных трансивером можно осуществлять буферизированным сигналом WE#, т.к. при WE#=0 (запись) трансивер должен передавать данные с шины данных в память (DIR=0), а при WE#=1 (чтение) – из памяти на шину данных (DIR=1). Сигнал RY/BY#, формируемый микросхемой Flash-памяти, должен анализироваться процессором, поэтому он (сигнал) должен быть отправлен на шину управления.

С учётом сказанного нарисуем функциональную схему памяти (рис.3).
7. Расчёт временных параметров.

Рассчитаем временные параметры для каждого типа памяти – t_записи, t_чтения с учётом справочных норм.

Чтение для памяти SRAM.

Для расчёта t_чтения изобразим на временных диаграммах (рис.4) два смежных цикла операции чтения. Временные параметры цикла чтения памяти SRAM приведены в таблице5.

Таблица 5. Временные параметры цикла чтения SRAM.

Параметр	Пояснения
tHZCE= 6нс	Задержка с момента СЕ=0 до    появления на выходе высокого импеданса
tRC=12нс	Время цикла чтения
tACE=12нс	Задержка с момента установления СЕ=1 до появления на выходе действительных данных
tADRSEL=10нс	Задержка адресного селектора
tTR=3нс	Задержка между входами и выходами данных трансивера
tTREN=4.4нс	Задержка трансивера при включении
tTRDIS=4.1нс	Задержка трансивера при выключении
tBUF=2.5нс	Задержка буфера

t_чтения= t_BUF+ t_ADRSEL+ t_ACE+ t_ADRSEL+ t_TREN+ t_HZCE=2.5+10+12+10+4.4+6=44.9(нс)

Запись для памяти SRAM.