Результат перемножения их с управляющими сигналами подается на сумматор с инверсией. Причем символ S0, по которому принимается решение, подается на сумматор непосредственно с вывода аналоговой линии задержки.
Сигналы ошибки, из которых вырабатываются управляющие сигналы, получаются на выходе вычитателя, на входы которого поступают сигналы с выхода трансверсального фильтра (до принятия решения) и с выхода решающего устройства.
В решающем устройстве задается порог, соответствующий номинальному значению анализируемого уровня на выходе трансверсального эквалайзера. Решение принимается в середине текущего символа, что задается тактовой частотой Fт
 |
Рисунок 11 – Структурная схема адаптивного трансверсального эквалайзера
МНОГОУРОВНЕВЫЙ ДЕКОДЕР
Структурная схема многоуровневого декодера приведена на рисунке 12. На вход многоуровневого декодера с выхода адаптивного трансверсального эквалайзера поступают по три информационных двоичных цифровых потока по синфазному и квадратурному каналам и по четыре вспомогательных (служебных) цифровых потока по синфазному каналу и по квадратурному каналу.
В многоуровневом декодере вначале производится преобразование (де-размещение) шести входных информационных потоков в шесть цифровых потоков, из которых потоки d2 и d1 имеют избыточные биты, а потоки d6d5d4d3 состоят только из информационных бит. Затем в декодере с использованием избыточных бит осуществляется обнаружение и исправление ошибок.
После исправления ошибок шесть потоков d6d5d4d3d2d1 поступают на первый преобразователь скорости, в котором удаляются избыточные биты в первом и втором потоках и суммарная скорость цифрового потока уменьшается на 10 Мбит/с, т.е. здесь удаляется блок FЕС. В этом же преобразователе скорости осуществляется деперемежение бит, в результате чего шесть цифровых потоков преобразуются в восемь параллельных цифровых потоков.
Восемь цифровых потоков поступают на дескремблер, состоящий из генератора псевдослучайной последовательности с восьмью выходами и восьми
сумматоров по модулю два. В дескремблере из цифрового сигнала удаляется псевдослучайная последовательность, которая выполнила свои функции при выделении тактовой частоты в демодуляторе и при обеспечении электромагнитной совместимости в тракте распространения на пролете.
После дескремблера цифровой сигнал восьмью потоками поступает на выделитель дополнительного заголовка радиоцикла, в котором выделяются служебные каналы общей скоростью 4,24 Мбит/с. Это дополнительный цифровой поток 2,048 Мбит/с, пять служебных каналов данных по 64 Кбит/с каждый и канал, связывающий приемник и передатчик ствола на пролете для осуществления автоматической регулировки мощности передатчика при замираниях сигнала.
После расформирования дополнительного заголовка радиоцикла сигнал восьмью потоками поступает на второй преобразователь скорости, где устраняются биты, которые были заняты служебными сигналами дополнительного заголовка радиоцикла. После этого преобразователя скорости суммарная скорость цифрового сигнала становится равной 155, 520 Мбит/с, т.е. скорости синхронного транспортного модуля SТМ-1, который поступает на вход безобрывного переключателя рабочего ствола на резервный.
Работой генератора псевдослучайной последовательности дескремблера, выделителя дополнительного заголовка радиоцикла и второго преобразователя скорости управляет генератор циклового синхросигнала, который синхронизируется под начало цикла принимаемого цифрового сигнала с помощью приемника циклового синхросигнала Пр.ЦСС.
Рисунок 12 - Структурная схема многоуровневого декодера
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.