Разработка микропроцессорной системы. Составление карты распределения адресного пространства, страница 11

ПТ предназначен для обеспечения задержек сигналов Y1-Y3 и выдачи аварийного сигнала на динамик с частотой 500 ГЦ. Схема подключения таймера к МПС представлена в приложении 7.

Выводы  D0-D7 ПТ соединены с шиной данных. На входы WR, RD микро- схемы таймера поступают сигналы с выходов MWTC, MRDC контроллера ситемной шины. На вход CS приходит сигнал СS2 с выхода системного дешифратора.  На входы С0 и С1 приходдят синхроимпульсы CLK c выхода CLK генератора тактовых импульсов. На входы А0, А1 приходят два младших бита адреса с шины адреса. На входы СЕ0, СЕ1 подается лог. “1” (разрешение счета). Нулевой канал таймера используется для вывода сигнала TEST заданной длинны, на вход TEST микропроцессора. первый канал используется для вывода аварийного сигнала с частотой 500Гц. Узел сигнализации состоит из резистора, транзистора и динамика. К выходу OUT1 подключена типовая схема усилительного каскада с общим эмиттером. Каскад реализован на транзисторе VT - КТ815A, используется резистор МЛТ 0.125-390Ом±5%.

В качестве АЦП использована микросхема К572ПВ4[5] аналого-цифровой системы (АЦС) сбора данных. Назначение выводов указано в табл. 2.19.

Таблица 2.19

Эта микросхема предназначенна для преобразования аналоговых сигналов, поступающих по восьми параллельным каналам, в цифровой код с последующим его хранением во внутренем ОЗУ АЦС и считыванием во внешний МП в режиме считывание из памяти. Информационная емкость внутреннего ОЗУ - 8 байт. Аналоговая информация преобразуется в восьми- разрядный цифровой код. Микросхема производит последовательный опрос каналов с последующим преобразованием входного напряжения. В течение всего периода преобразования, равного сумме времен Тс для каждого из восьми каналов, цифровая информация хранится во внутреннем ОЗУ. Это обеспечивает прямой доступ к внутренней памяти АЦС в любой момент времени. При обращение к внутреннему ОЗУ данные о состоянии адресных шин A2-A0 поступают во внутренний регистр адреса АЦС при высоком уровне логического сигнала ALE и фиксируется при его низком уровне. Считывание цифровой информации из внутреннего ОЗУ на выходную восьмиразрядную шину осуществляется при  подаче на вход CS сигнала логического нуля (сигнала CS9 с системного дешифратора), после чего цифровые выходы АЦС переходят из состояния высокого импеданса в проводящее состояние.

В качестве ЦАП используется микросхема К1118ПА3[5]. Назначение выводов указано в табл. 2.20.

Таблица 2.20