Проектирование микропроцессорной системы контроля и управления объектом. Общие принципы проектирования микропроцессорных систем, страница 10

                                                                                       INTR                                                                 OE

                                                                                                                     

                                                                                       HOLD                     INTA                                                                                           INTA

                                                                                                                                                 

1

                       DD6

                                                                                                                                                                                  MEMR

 

1

                                                                                                                         WR                                                                                                                        

                                                                                            ШУ

1

                                                                                                                    

                                                                                                                        IO/M                  1                   IOR

 

                                                                                                                                                 

1

     DD5                                                                                                                                      IOW

 

Рис. 3.2. функциональная схема модуля процессора с МП КР1821ВМ85А

 

RST5.5 и INTR – это входы запросов прерывания. Если какой-либо из этих входов не используется в системе, то на него необходимо подать низкий уровень (лог. 0).

3.2.  Модуль памяти

Модуль выполняется на микросхемах постоянной (ПЗУ) и оперативной (ОЗУ) памяти. Используется принцип страничной организации памяти. При этом ячейки внутри страницы кодируются двоичным кодом и дешифрируются внутренними цепями БИС ЗУ. Страницы выбираются адресным селектором, который часто реализуется на основе дешифраторов.

Сопряжение БИС ЗУ с шиной адреса МПС осуществляется обычно непосредственным подключением адресных входов микросхемы. Сопряжение с шиной данных МПС зависит от типа выходов данных микросхемы. Если выходы имеют 3 состояния, то их можно непосредственно подключать к ШД системы. В противном случае используются шинные формирователи, которые имеют выходные буферы с тремя состояниями. Формирователи также уменьшают емкостную нагрузку на БИС ЗУ и на ШД МПС.

На рис. 3.3 приведена функциональная схема модуля памяти, имеющего две страницы: одну ПЗУ (микросхема DD2) и одну ОЗУ (микросхема DD3) объемом по 2К 8-разрядных ячеек. Выбор ячейки внутри страницы производится с помощью адресных сигналов А0–А10. Выбор страниц выполняется дешифратором DD1, на входы которого подаются старшие разряды адреса А11–А15. Сигналы выбора страниц  и  с выхода дешифратора подаются на входы  микросхем памяти. Нулевая страница соответствует ПЗУ, а первая – ОЗУ. Они выбираются, когда в разрядах А15–А11 будут коды соответственно 00000 и 00001. Таким образом, ячейки ПЗУ занимают в адресном пространстве область 0000H–07FFH, а ячейки ОЗУ – область 0800H–0FFFH. При подаче на входы  активного низкого уровня сигнала управления  открываются выходные буферы выбранной микросхемы (ПЗУ или ОЗУ), и на ШД МПС появляются данные из ячейки памяти. При подаче на вход разрешения записи  микросхемы ОЗУ активного низкого уровня сигнала управления  происходит запись данных с ШД МПС в выбранную ячейку.