Разработка дискретного устройства (вид счётчика - суммирующий, базис реализации - И-НЕ, коэффициент счёта счётчика - 17), страница 12

Сброс-Q5:

Сброс-(Q1-Q4):

Синхроимпульс-Q5 (случай переноса):

Синхроимпульс-Q5 (случай автосброса):

Синхроимпульс-(Q1-Q4) (случай инкремента или десятичного сброса):

Синхроимпульс-(Q1-Q4) (случай автосброса):

Максимальная задержка выхода счётчика:

Расчёт максимальных временных задержек регистра.

Синхроимпульс-(O1-O4):

Синхроимпульс-(O5):

Максимальная задержка выхода регистра:

Расчёт максимальных временных задержек преобразователя кода.

(I5,I5’)-(Y6-Y10):

Вход-(Y1):

Вход-(Y2):

Вход-(Y3):

Вход-(Y4):

Вход-(Y5):

Максимальная задержка выхода преобразователя кода:

Расчёт максимальных временных задержек сумматора.

В данном блоке можно сразу выделить максимальную задержку – она будет равна сумме максимальных задержек переноса полусумматоров и задержки выхода исключающего ИЛИ (т. к. элементы соединены последовательно).

Найдём задержки выходов полусумматора.

Вход-(S):

Вход-(P):

Найдём задержки выхода исключающего ИЛИ.

Вход-(S):

Расчитаем максимальную задержку выхода сумматора:

Вход-Выход:

Расчёт максимальных временных задержек мультиплексора.

Исходя из условия максимальной задержки рассмотрим только путь возбуждения схемы с максимальной задержкой.

Вход-Q:

Максимальная задержка выхода мультиплексора:

Расчёт максимальных временных задержек делителя частоты.

Кроме того, что частота выходного сигнала делителя в два раза меньше чатосты его входного сигнала, выходной сигнал сдвинут по фазе на определённую величину. Определим временной сдвиг сигнала на выходе.

Вход С-Q:

Для организации задержки будет использован интегральный компонент – линия задержки (ИМС 3D7304-200)

В схеме возможно рассогласование блока-регистра и блока-счётчика. Для её решения необходимо на регистр подавать синхроимпульс, фронт которого сдвинут относительно фронта синхроимпульса, поданного на счётчик, на величину максимальной задержки реакции выхода счётчика. Тогда регистр будет устанавливатся в актуальное состояние счётчика. Максимальная задержка реакции выхода счётчика - , тогда, в соответствии с параметрами выбранной микросхемы ИЛЗ, для компенсации данной задержки необходимо подавать синхроимпульс на регистр с одного её сегмента, на вход которого подан синхроимпульс с тактогенератора. В данном случае временной сдвиг фронта синхроимпульса регистра будет составлять .

Также возможен «дребезг» выхода всего устройства. Для его устранения необходимо утановить на выход триггер-защёлку, фронт синхроимпульса которого сдвинут на суммарное время утановления выходного состояния всего устройства, что является суммой максимальных времён задержки всех блоков устройства, соединённых последовательно. Если на входе блока устанавливаются выходы из двух устройств параллельного расположения относительно входа, либо задающего тактогенератора, то время задержки на входе выбирается, как максимальное между двумя. Защёлкивающий элемент будет реализован на микросхеме ИМС SN74LS74N (2 D-триггера).

Максимальное время установления выходного состояния утройства:

В соответствии с этим на триггер-защёлку необходимо подавать синхроимпульс с последовательно включённых 3-х сегментов ИЛЗ, на вход которой подан сигнал с тактогенератора. Тогда задержка выхода будет составлять .

Ниже приведена блок-схема устройства с введёнными элементами задержки и выходным защёлктвающим элементом.

5 Описание компонентной базы

5.1 ИМС SN74LS174

Производитель: ONSemiconductor

Функция: 4-разрядный триггерный буфер на D-триггерах

Рисунок 43 – Условное графическое обозначение ИМС SN74LS175

Рисунок 44 – Цоколевка ИМС SN74LS175

Таблица 16 – Параметры SN74LS175