Разработка памяти (объём памяти SRAM – 4 Mб, разрядность – 32 бит информационная организация (1Мх32)бит)), страница 5

Трансивер - SN74ALVCH52245 фирмы Texas Instruments. Состоит из четырёх восьмиразрядных секций, каждый из которых имеет вход OE# и вход DIR (управление направлением передачи данных). Напряжение питания лежит в пределах: 5±10% В. Имеет ТТЛ-совместимые входы и выходы. Время максимальной задержки распространения сигнала 3нс.

Разработка функциональной схемы памяти:

Имея в распоряжении выбранные микросхемы памятей и интерфейсных элементов, мы можем приступить к построению функциональной схемы разрабатываемой памяти.  При построении схемы необходимо учесть индивидуальные особенности каждой из микросхем.

Так во Flash памяти сигнал RESET# требуется подавать с блока синхронизации при включении питания. Чтобы снять защиту от записи на вход WP#/ACC, необходимо подавать напряжение в 12.5 В. Чтобы включить защиту от записи, на этот вход требуется подать потенциал земли. Управление этим сигналом можно осуществлять как посредством мультиплексора, так и посредством ключевого элемента. В свою очередь управление самим мультиплексором или ключевым элементом осуществляется с шины управления. На вход BYTE# подадим единичный сигнал, так как от нас не требуется вывод данных побайтно. Сигнал RY/BY#, формируемый микросхемой Flash-памяти, должен анализироваться процессором, поэтому должен быть отправлен на шину управления. Вход OE#  заземляем чтобы выходной буфер памяти всегда был активен. На вход WE# подаём сигнал с шины управления, на вход А сигнал с шины адреса. Сигнал CE# формируется адресным селектором

Для SRAM памяти вход OE# заземляем, так как в Z-состояние он сможет переходить и при CE=0. На BHE# и BLE# подаём потенциал земли, т.к. нет необходимости вывода слов по байтно. На WE# сигнал приходит с шины управления, на вход A с шины адреса. CE формируется адресным селектором.

Работу трансивера разрешаем сигналом EA (сигнал EA формируется, если выбрана одна из наших памятей) с выхода адресного селектора, подав его на вход OE# трансивера. Управлять направлением передачи данных в трансивере будем посредством сигнала WE#, поступающего с шины управления. При WE#=0 (запись) трансивер должен передавать данные с шины данных в память (DIR=0), а при WE#=1 (чтение) – из памяти на шину данных (DIR=1).

Сигнал WE# необходимо буферизировать. Вход OE# буфера заземлим для постоянного разрешения его работы.

На рисунке 3 представлена структурная схема разработанной памяти.

Расчёт временных параметров:

Рассчитаем временные параметры для каждого типа памяти – t_записи, t_чтения с учётом справочных норм.

Чтение для памяти SRAM.

Для расчёта t_чтения изобразим на временных диаграммах (рис.4) два смежных цикла операции чтения. Временные параметры цикла чтения памяти SRAM приведены в таблице 3.

Таблица 5. Временные параметры цикла чтения SRAM.

Параметр	Пояснения
tOHZ= 9нс	Задержка с момента СЕ=0 до    появления на выходе высокого импеданса
tRC=15нс	Время цикла чтения
tACE=15нс	Задержка с момента установления СЕ=1 до появления на выходе действительных данных
tADRSEL=10нс	Задержка адресного селектора
tTR=3нс	Задержка между входами и выходами данных трансивера
tTREN=4.4нс	Задержка трансивера при включении
tTRDIS=4.1нс	Задержка трансивера при выключении
tBUF=2.5нс	Задержка буфера

t_чтения= t_BUF+ t_ADRSEL+ t_ACE+ t_ADRSEL+ t_TREN+ t_OHZ=2.5+10+15+10+4.4+9=50.9(нс)

Запись для памяти SRAM.

Для расчёта t_записи изобразим на временных диаграммах (рис.5) два смежных цикла операции записи. Временные параметры цикла записи памяти SRAM приведены в таблице 4.

Таблица 4. Временные параметры цикла записи SRAM.