8. Обоснование выбора элементной базы интерфейсной части:
При выборе элементной базы курсового проекта выбору подлежали только интерфейсные элементы, так как АЛУ, РГФ и РОН предусмотрены заданием.
Для компоновки операционного блока были выбраны интерфейсные элементы зарубежных производителей по нескольким причинам:
- так как ALU, RGF и MPL зарубежного производства и выполнены по высокоскоростным технологиям, то большая часть интерфейсных элементов отечественного призводства не удовлетворяет по своим временным характеристикам данному проекту, при их использовании будет увеличиваться время цикла микроЭВМ;
- при современном уровне развития компьютерных сетей можно достать всю необходимую документацию на зарубежные компоненты за короткие промежутки времени, тогда как документация на отечественные компоненты в большинстве случаев недостаточно полная или отсутствует в библиотеках.
- в связи с учебным характером работы не принимались во внимание такие характеристики интерфейсных элементов, как себестоимость и энергопотребление.
При выборе интерфейсных элементов принималась во внимание совместимость по электрическим характеристикам с заданными компонентами, а также по возможности использование как можно меньшего количества типономиналов для облегчения разработки микроЭВМ.
Так как в соответствие с ариантом задания разрядность операционного блока равна 32, то целесообразно при компановке операционного блока применение 16 разрядных регистров. Исходя из этого, а также учитывая все вышесказанное, при выполнении курсового проекта были использованы регистры фирмы IDT – IDT54/FCT16374ET (тех. документация прилагается).
Также в ОБ используются мультиплексоры SN74LS157A и элемент И-НЕ SN74ALS37A производства фирмы Texas Instruments. Данные элементы наиболее хорошо подходят для исользования в ОБ по архитектуре и быстродействию.
9. Расчет минимально допустимого времени цикла ОБ:
tCLK®Y (RGDin) + tD®Y (RGF) + tD®Y (ALU) + tпредустановки D (RGF) = 3,7 + 23 + 28 + 9 = 67,7 нс
tA®Y(&) + t#Wea/b®Ya/b(RGF) + tD®Y(ALU) + tпредустановки D(RGF) = 5 + 27 + 28 + 9 = 69 нс
Максимальное время умножения у MPL в синхронном режиме – 100 нс.
Примем максимально допустимое ТЦ = 100 нс.
10. Компоновка МУУ, обоснование выбора элементной базы:
Так как шина данных 32-х разрядная и разрядность команды также равна 32 битам, то в качестве регистра команд были выбраны два 16-ти разрядных регистра фирмы IDT – IDT54/FCT16374ET, точно такие же, как и при компоновке операционного блока для регистров входных и выходных данных и регистра адреса. RG команд тактируется синхроимпульсом, вход разрешения вывода управляется битом микрокоманды, т.е. есть возможность контролировать поступление входных данных для ПНА.
Учитывая такие требования к преобразователю начального адреса (ПНА), как:
- 9-разрядный вход (так как КОП команды 9 бит),
- 16-разрядный выход (так как SEQ имеет 16-ти разрядную шину входных данных),
в качестве ПНА были выбраны две отечественные микросхемы КР556РТ17 со временем выборки адреса 50 нс. Совместно с остальными элементами зарубежного производства это позволило сохранить длительность цикла устройства управления на должном уровне.
В качестве МПП была выбрана PROM фирмы CYPRESS – CY7C276 со временем выборки адреса 25 нс. Эта схема обладает высоким быстродействием. Выход данных (OE) управляется битом микрокоманды. В качестве регистра микрокоманд используется IDT54/FCT16374ET. Организация МПП – 16Кх84 бит.
Секвенсор микрокоманд задан в задании на прект – Am29C331 фирмы AMD. На входы тестирования внешних условий подаются флаги C, Z, N, V, L из опреационного блока и флаг «почти полон» (A-FULL) указателя стека соответственно на T0 – T4 и Т5. На входы инструкйии (I0 – I5) и на селекторные входы выбора для тестирования одного из внешних условий (S0 – S3) сигналы берутся из соответствующих битов микрокоманды. Вход разрешения вывода в Y – шину заземлен, так как на МПП работает только один SEQ. На вход RST# подается сигнал с блока начальной установки для сброса секвенсора, т.е. выполнения в начальный момент времени микрокоманды по нулевому адресу. Синхронизация работы секвенсора осуществляется путем подачи импульсов от блока синхронизации на вход СР.
Данные для МУУ поступают с шины данных через 32-х разрядный регистр команд. С выходов регистра команд 9 разрядов из 32-х поступают на преобразователь начального адреса, а 23 разряда поступают на операционный блок (12 из них задают адреса чтения/записи для регистрового файла, а 11 определяют ширину и правую границу битового поля для АЛУ).
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.
