Мультиплексор адреса, собранный на 3-х мультиплексорах фирмы Texas Instruments – SN54257 (время задержки – 8.8 нс), управляющих с конторллера сигналом SEL, выдает на свои выходы сначала адрес строки, а затем адрес столбца в соответствии с временными диаграммами модуля памяти. Для взаимодействия с шиной адреса используется буфер, собранный на трех микросхемах 1554АП6.
Для сопряжения с шиной данных установлен буфер на 4-х микросхемах фирмы Texas Instuments – SN54245 (российский аналог – 1554АП6), управление которым осуществляется с контроллера сигналами OE# и R/w# (подается на вход направления вывода данных – в зависимости от операций записи/чтения ввод/вывод данных происходит в ту или другую сторону).
Также в контроллере динамической памяти использовались:
- элементы И-НЕ фирмы Texas Instruments – SN74LS00;
- элементы НЕ фирмы Texas Instuments – SN74LS04;
Использование этих элементов в контроллере возможно, так как производитель указал в документации не только максимальное время задержки, но и типичное (время задержки в большинстве случаев), и в некоторых минимальное.
В качестве способа регенерации выбраны режимы, поддерживаемые модулем ОЗУ:
- Hidden Refresh (обращение к ОЗУ и регенерация выполняются в одном цикле обращения);
- ROR;
- CBR.
Принципиальная схема организации интерфейса ядро – DRAM приведена в приложениях.
ПЗУ: В соответсвии с заданием в качестве ПЗУ используется память емкостью 64 К, организацией 64Кх16.
Накопитель памяти построен на 2-х микросхемах Am29F100 фирмы AMD.
Временные параметры и другие характеристики микросхем приведены в приложениях в технической документации.
Для ПЗУ используется то же адресное пространство, что и для ОЗУ. Разделение осуществляется старшим битом адреса и битом MEM микрокоманды, который подается по шине управления.
Для сопряжения с шинами данных и с адреса используются буферы фирмы Texas Instruments – SN74LS245 (российский аналог 1554АП6). Для шины адреса – три буфера, работающих постоянно на ввод (те же самые, что и для ОЗУ). Для шины данных – четыре буфера. Буферы управляются сигналом OE# (принцип формирования показан на структурной схеме – рис.4).
Расчет минимальной длительности цикла обращения к памяти:
ПЗУ: Считаем время цикла чтения данных от поступления сигнала MEM до вывода данных в шину данных:
tSN7404 + tSN7400 + tBUF ADDR + tACCESS MAX + tBUF D = 10 + 10 + 12 + 70 + 12 = 114 нс.
ОЗУ: Считаем время цикла чтения/записи от поступления сигнала MEM до формирования сигнала CAS#, выдачи данных модулем ОЗУ и поступления их на шину данных:
tSN7404 + tSN7474 + tSN7474 + tSN7400 + tSN7404 +tSN7400 + tACCESS MAX + tBUF D = 10 + 20 + 20 +10 + 10 + 10 +50 + 12 = 142 нс.
Исходя из этого принимаем общее время цикла равное 144 нс состоящее из четырех тактов опорной частоты по 36 нс каждый.
15. Примеры выполнения команд.
В качестве примеров выполнения команд были выбраны 2 команды, достаточно полно демонстрирующие форматы команд
и процесс выполнения команд в данной микроЭВМ:
- команда типа регистр - память MOV AX, MEM;
- команда типа регистр - регистр ADD AX, BX.
Команда МOV AX, MEM:
1. Чтение ячейки памяти.
2. Дешифрация начального адреса микропрограммы.
3. Генерация адреса микрокоманды.
4. Обращение к МПП по сформированному адресу.
5. Выборка микрокоманды.
6. Загрузка в регистровый файл адреса памяти.
7. Вычисление адреса памяти.
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.