Проектирование и моделирование схем комбинационной логики в пакете ActiveHDL

Лабораторная работа №9 

Проектирование и моделирование схем комбинационной логики в пакете ActiveHDL.

Выполнил: 

студент группы ЭC-31 

Матылицкий И. В. 

Цель работы: Освоение процедур моделирования и разработки проектов схем комбинационной логики в пакете ActiveHDL.

Выполнение работы

Задание:

Y1 =

Y2 =

1.Создан шаблон выполняемого проекта и присвоено ему название:

Workspace dir: nLab_9_do

Design dir: nLab_9_do/ nLab_9_design

2. Подготовлено описания устройства на языке VHDL в ручную.

library IEEE;

use IEEE.std_logic_1164.all;

entity nLab_9_device is

               port(Y1,Y2:out STD_LOGIC;

               X1,X2,X3,X4:in STD_LOGIC);

end;

architecture nLab_9_dev_arch of nLab_9_device is

begin

               process (X1,X2,X3,X4)

               begin

                              Y1<=X3 or (X2 and X1);

                              Y2<=X2 or ((not X4) and not(X1 and (not X3)));

               end process;

end;

3. Создано описание схемы проектируемого устройства в графическом редакторе схем

4. Произведена автоматическая генерация VHDL-кода по заданной схеме

---------------------------------------------------------------------------------------------------

--

-- Title       : No Title

-- Design      : nLab_9_design

-- Author      : Buffovich

-- Company     : Adequatus

--

---------------------------------------------------------------------------------------------------

--

-- File        : F:\Workplace Buffovich\Math Models\nLab_9\nLab_9_do\nLab_9_design\compile\nLab_9_scheme.vhd

-- Generated   : Thu May 17 00:44:45 2007

-- From        : F:\Workplace Buffovich\Math Models\nLab_9\nLab_9_do\nLab_9_design\src\nLab_9_scheme.bde

-- By          : Bde2Vhdl ver. 2.6

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

-- Design unit header --

library IEEE;

use IEEE.std_logic_1164.all;

entity nLab_9_scheme is

  port(

       X1 : in STD_LOGIC;

       X2 : in STD_LOGIC;

       X3 : in STD_LOGIC;

       X4 : in STD_LOGIC;

       Y1 : out STD_LOGIC;

       Y2 : out STD_LOGIC

  );

end nLab_9_scheme;

architecture nLab_9_scheme of nLab_9_scheme is

---- Signal declarations used on the diagram ----

signal NET309 : STD_LOGIC;

signal NET323 : STD_LOGIC;

signal NET328 : STD_LOGIC;

signal NET33 : STD_LOGIC;

signal NET332 : STD_LOGIC;

signal NET474 : STD_LOGIC;

begin

----  Component instantiations  ----

Y1 <= NET33 or X3;

NET33 <= X2 and X1;

NET332 <= not(X4);

Y2 <= NET474 and X2;

NET309 <= not(X3);

NET323 <= X1 and NET309;

NET328 <= not(NET323);

NET474 <= NET332 and NET328;

end nLab_9_scheme;

5. Выполнено моделирование

Временные диаграммы работы программ, полученных разными путями.

6. Сведём полученные результаты моделирования в виде таблицы.