Разработка прототипа ядра микроЭВМ, страница 6

Микрокоманда 4MK позволяет разрешить или запретить вывод данных из регистра команд РгКом на шину выбора адресов РГФ в ОБ. У микросхемы есть асинхронный вход очистки, на который подается логическая “1”. Этот вход мы попросту не используем, т.к. на функциональность МУУ это не влияет. Также имеется синхронный вход разрешения загрузки, что позволяет не использовать дополнительные микросхемы для обеспечения работоспособности МУУ.

На входы ps#, clr#, Es#, E# подаются соответственно “1”, “1”, “0” , “1” для организации синхронной работы памяти.

Схема начальной установки основана на использовании микросхемы генерации асинхронного сигнала MC34064.

6.3  Назначение выводов секвенсера микрокоманд

A15-A0 – дополнительная входная шина данных. Вход адресного MUX и счетчика.

D15-D0 – двунаправленная тристабильная шина данных. Вход адресного MUX, счетчика, стека и рег. компаратора.

I5-I0 – вход инструкции.

Cin – входной перенос инкремента.

CP – вход тактовых импульсов, активный фронт 0,1.

FC – задает «продолжить» независимо от условия.

EQUAL – двунаправленный тристабильный вывод флага компаратора

A-FULL – двунаправленный тристабильный вывод флага «почти полон» указателя стека.

HOLD – вход задания режима приостановки секвенсера.

ERR – флаг ошибки «ведущий-ведомый» на выходе ведомого.

INTA# - двунаправленный тристабильный вывод подтверждения прерывания.

INTR – вход запроса на обслуживание прерывания.

INTEN – вход разрешения прерываний.

M3-M0,0-3 – входы многоканального ветвления. Каждая М-шина дает возможность ветвления по 16 направлениям. Используется для задания адреса внутри справочной таблицы, базовый адрес задается на шине D (12 старших разрядов). В данной схеме на входы подана логическая 1, т.к. ветвление задается в микрокоманде.

OED – разрешение вывода в D-шину.

RST# – вход сброса секвенсера.

SLAVE – вход задания режима «ведомый».

S3-S0 – селекторные входы одного из 16 тестируемых условий.

T11–T0 – входы тестирования внешних условий.

Y15-Y0 – двунаправленная тристабильная шина адреса. Вход адреса памяти микропрограмм, вход адреса прерывания.

6.4  Расчет минимальной длительности цикла МУУ.

Для определения минимальной длительности цикла надо рассмотреть различные пути прохождения сигналов и выбрать наиболее «длинный»:

Рассмотрим первый путь:

РгКом(CLK à Qout) à ПНА(время выборки адреса) à Секвенсор(Din à Yout) à МПП (выборка адреса) à РгМК(tsu)

3+25+18+25+7.5 = 78.5 нс

Рассмотрим второй путь:

PLD (RgStatus(CLK à Dout)) à Секвенсор (T à Yout) à МПП (выборка адреса) à РгМК(tsu)

4.5+25+25+7.5 = 62 нс

Итого: минимальная длительность цикла МУУ должна составлять 78.5 нс.

7.  Разработка основной памяти

7.1  Компоновка основной памяти.

В соответствии с индивидуальными данными память состоит из статического ОЗУ (SRAM) и постоянной памяти (EPROM). Объем статической памяти равен 4 Кбайт, объем ПЗУ равен 16 Кбайт. ОБ оперирует словами размером 16 бит. Исходя из этих данных, подберем микросхемы для реализации данной памяти.

§  Оперативная память

Две микросхемы фирмы CYPRESS - CY7C128A,

информационная организация микросхемы – 2К*8.

§  Постоянная память

Одна микросхема фирмы CYPRESS - CY7C276,

Информационная организация микросхемы – 16К*16.

Время доступа для обоих типов микросхем – 35 нс

В качестве буфера данных используется восьмиразрядный двунаправленный буфер КР1554АП6, который обеспечивает как возможность чтения, так и записи, буфер адреса также возьмем КР1554АП6.

7.2  Карта памяти.

В нижней области адресов располагаются адреса ОЗУ (SRAM), в верхней области адресов – адреса ПЗУ (EPROM).

рис. 3. Карта памяти

7.3  Расчет длительности цикла основной памяти.

Задержки распространения сигналов при чтении/записи в ОЗУ и чтении из ПЗУ приведены в таблице 4.

Таблица 4

Устройство	Путь сигналов	Путь, нс.
		Тракт 1	Тракт 2	Тракт 3
BFA	Z - X	8.5	8.5	8.5
BFD OЗУ	Z - X		10
ПЗУ: КР556РТ11	Выбор адреса			45
ОЗУ: CY7C188-35	Выбор адреса	35
ОЗУ: CY7C188-35	Цикл записи		35
BFD OЗУ	Z - X	10
BFD ПЗУ	Z – X			8.5
Контроль паритета		15	15
Суммарный путь, нс.		68.5	68,5	62