Информатика и выч. техника \ Моделирование

Проектирование цифрового узла (дешифратор ИД7), страница 5

Также приводится иллюстрация контроля временных соотношений (рис. 19-20), для чего были немного изменены временные диаграммы сигналов, поступающих на адресные входы (увеличена частота сигнала).

Рис. 12

Рис. 13

Рис. 14

Рис. 15

Рис. 16

Рис. 17

Рис. 18

Рис. 19

Рис. 20

4. Проектирование в пакете OrCAD 9.1

4.1. Проектирование с использованием схемы замещения.

Рис. 21 УГО проектируемого узла

Схема замещения приведена на рис. 22, схема тестирования на рис. 23.

По результатам тестирования (рис. 24-30) видно, что задержки несколько отличаются от задержек данного элемента при проектировании в Design Lab – это обусловлено отличием задержек в моделях элементов, на которых строилась схема замещения, стандартных библиотек OrCAD и Design Lab.

Рис. 22

Рис. 23

Рис. 24

Рис. 25

Рис. 26

Рис. 27

Рис. 28

Рис. 29

Рис. 30

4.2. Проектирование с использованием поведенческой модели.

УГО элемента и схема тестирования не приводятся, в силу того, что они идентичны УГО и схеме тестирования, приведенным в предыдущем пункте.

Поведенческая модель на VHDL:

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE work.orcad_prims.all;

ENTITY \K555ID7\ IS PORT(

\A0\ : IN  std_logic;

\A1\ : IN  std_logic;

\A2\ : IN  std_logic;

\V1\ : IN  std_logic;

\V\\2\\\ : IN  std_logic;

\V\\3\\\ : IN  std_logic;

\0\ : OUT  std_logic;

\1\ : OUT  std_logic;

\2\ : OUT  std_logic;

\3\ : OUT  std_logic;

\4\ : OUT  std_logic;

\5\ : OUT  std_logic;

\6\ : OUT  std_logic;

\7\ : OUT  std_logic;

VCC : IN  std_logic;

GND : IN  std_logic);

END \K555ID7\;

ARCHITECTURE model OF \K555ID7\ IS

    SIGNAL V : std_logic;

    BEGIN

    V <= (\V1\ AND NOT \V\\2\\\ AND NOT \V\\3\\\) AFTER 23 ns;

    \0\ <= NOT ( NOT \A0\ AND NOT \A1\ AND NOT \A2\ AND V ) AFTER 20 ns;

    \1\ <= NOT ( \A0\ AND NOT \A1\ AND NOT \A2\ AND V ) AFTER 10 ns;

    \2\ <= NOT ( NOT \A0\ AND \A1\ AND NOT \A2\ AND V ) AFTER 20 ns;

    \3\ <= NOT ( \A0\ AND \A1\ AND NOT \A2\ AND V ) AFTER 10 ns;

    \4\ <= NOT ( NOT \A0\ AND NOT \A1\ AND \A2\ AND V ) AFTER 20 ns;   

    \5\ <= NOT ( \A0\ AND NOT \A1\ AND \A2\ AND V ) AFTER 10 ns;

    \6\ <= NOT ( NOT \A0\ AND \A1\ AND \A2\ AND V ) AFTER 20 ns;

    \7\ <= NOT ( \A0\ AND \A1\ AND \A2\ AND V ) AFTER 10 ns;

END model;

В модели, по заданию, должен быть реализован контроль временных соотношений. В языке VHDL он реализуется конструкциями типа:

assert (A0'STABLE(50ns))

Report "Warning!!!"

Severity warning;

Но если добавлять данную проверку в модель, то при каждом изменении проверяемого сигнала будет возникать предупреждение, в силу того, что сигнал сразу после переключения не является стабильным. Возможно было бы, в случае тактируемого элемента осуществлять данную проверку при переключении синхросигнала. В данном же случае это не реализуемо.

Далее приводятся результаты тестирования модели. Задержки распространения можно посмотреть в тексте модели и убедится, что они полностью соответствуют задержкам элемента, построенного на схеме замещения.

Рис. 31

6. Выводы

В ходе выполнения данной работы был спроектирован элемент К555ИД7, построены различные модели данного элемента, проведены имитационные эксперименты. Все это было проделано в двух различных пакетах автоматического проектирования. Необходимо так же отметить, что некоторые моменты были изучены более глубоко, это относится в частности к контролю временных соотношений в моделях элементов. Учитывая вышесказанное можно считать поставленную задачу выполненной. Остается поделиться впечатлениями от работы с пакетами автоматического проектирования:

Скачать файл