Исследование возможностей различных систем моделирования на примере построения конкретной модели, страница 5

9  – Запрещенный режим. (пока SE0=SE1=H и D1.3=L  выход nQ1# =H, но как только выбирается вход, на котором находится сигнал высокого уровня – выход переходит в «Х» состояние)

Все остальные неотмеченные участки диаграммы (рис.8) представляют собой режим нормальной работы узла.

Моделирование узла в пакете OrCAD 7.01

Поведенческая  VHDL- модель узла.

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE work.orcad_prims.all;

ENTITY \kp1533kp19\ IS PORT(

\D1.0\ : IN  std_logic;

\D1.1\ : IN  std_logic;

\D1.2\ : IN  std_logic;

\D1.3\ : IN  std_logic;

\D2.0\ : IN  std_logic;

\D2.1\ : IN  std_logic;

\D2.2\ : IN  std_logic;

\D2.3\ : IN  std_logic;

\E\\1\\\ : IN  std_logic;

\E\\2\\\ : IN  std_logic;

SE0 : IN  std_logic;

SE1 : IN  std_logic;

\1\ : OUT  std_logic;

\2\ : OUT  std_logic;

PWR : IN  std_logic;

GND : IN  std_logic);

END \kp1533kp19\;

ARCHITECTURE model OF \kp1533kp19\ IS

    SIGNAL L1 : std_logic;

    SIGNAL L2 : std_logic;

    SIGNAL L3 : std_logic;

    SIGNAL L4 : std_logic;

    SIGNAL L5 : std_logic;

    SIGNAL L6 : std_logic;

    SIGNAL L7 : std_logic;

    SIGNAL L8 : std_logic;

    SIGNAL L9 : std_logic;

    SIGNAL L10 : std_logic;

    SIGNAL N1 : std_logic;

    SIGNAL N2 : std_logic;

    SIGNAL N3 : std_logic;

    SIGNAL N4 : std_logic;

    SIGNAL N5 : std_logic;

    SIGNAL N6 : std_logic;

    BEGIN

    N1 <= NOT ( \E\\1\\\ ) AFTER 0 ns;

    N2 <= NOT ( \E\\2\\\ ) AFTER 0 ns;

    N3 <= NOT ( SE1 ) AFTER 6 ns;

    N4 <= NOT ( SE0 ) AFTER 6 ns;

    N5 <=  ( SE1 ) AFTER 6 ns;

    N6 <=  ( SE0 ) AFTER 6 ns;

    L3 <=  ( N1 AND N3 AND N4 AND \D1.0\ );

    L4 <=  ( N1 AND N3 AND N6 AND \D1.1\ );

    L5 <=  ( N1 AND N5 AND N4 AND \D1.2\ );         // модель написана путем составления

    L6 <=  ( N1 AND N5 AND N6 AND \D1.3\ );         //логических функций для каждого из

    L7 <=  ( \D2.0\ AND N3 AND N4 AND N2 );          //  выходов, при помощи функциональной

    L8 <=  ( \D2.1\ AND N3 AND N6 AND N2 );          //схемы и таблицы истинности.

    L9 <=  ( \D2.2\ AND N5 AND N4 AND N2 );

    L10 <=  ( \D2.3\ AND N5 AND N6 AND N2 );

    \1\ <= NOT ( L3 OR L4 OR L5 OR L6 ) AFTER 18 ns;

    \2\ <= NOT ( L7 OR L8 OR L9 OR L10 ) AFTER 18 ns;

END model;

Файл, содержащий список цепей.

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY SCHEMATIC1 IS END SCHEMATIC1;

ARCHITECTURE STRUCTURE OF SCHEMATIC1 IS

-- COMPONENTS

COMPONENT kp1533kp19

              PORT (

              \E\\1\\\ : IN std_logic;

              \E\\2\\\ : IN std_logic;

              \D1.0\ : IN std_logic;

              \D1.1\ : IN std_logic;

              \D1.2\ : IN std_logic;

              \D1.3\ : IN std_logic;

              \D2.0\ : IN std_logic;

              \D2.1\ : IN std_logic;

              \D2.2\ : IN std_logic;

              \D2.3\ : IN std_logic;

              SE0 : IN std_logic;

              SE1 : IN std_logic;

              \1\ : OUT std_logic;

              \2\ : OUT std_logic;

              PWR : IN std_logic;

              GND : IN std_logic

              ); END COMPONENT;

-- SIGNALS

SIGNAL orcad_unused:std_logic:='X';

SIGNAL NQ2 : std_logic;

SIGNAL NQ1 : std_logic;

SIGNAL GND : std_logic;

SIGNAL PWR : std_logic;

SIGNAL SE1 : std_logic;

SIGNAL SE0 : std_logic;

SIGNAL \D2.3\ : std_logic;

SIGNAL \D2.2\ : std_logic;

SIGNAL \D2.1\ : std_logic;

SIGNAL \D2.0\ : std_logic;

SIGNAL \D1.3\ : std_logic;

SIGNAL \D1.2\ : std_logic;

SIGNAL \D1.1\ : std_logic;

SIGNAL \D1.0\ : std_logic;

SIGNAL NE2 : std_logic;

SIGNAL NE1 : std_logic;

-- GATE INSTANCES

BEGIN

DD1 : kp1533kp19            PORT MAP(

              \E\\1\\\ => NE1,

              \E\\2\\\ => NE2,

              \D1.0\ => \D1.0\,

              \D1.1\ => \D1.1\,

              \D1.2\ => \D1.2\,