Оскільки виходи мікропроцесора можуть бути навантажені тільки на 1 Ттл-вхід, то для узгодження шин мікропроцесора з пам'яттю й зовнішніми пристроями необхідні шинні формувачі. У цієї МПС як шинний формувач шини адреси використаються буферні регістри КР580ИР82. Шина адреси має 16 розрядів, отже оскільки цей регістр має 8 розрядів, то для побудови буфера буде потрібно 2 мікросхеми. Одна мікросхема формує буфер для розрядів шини адреси A0 - А7, а інша - А8 - А9. Для запису в регістр інформації необхідно подати логічну одиницю на вхід стробу запису STB. Щоб цей регістр постійно передавав дані з вихідної шини мікропроцесора на зовнішню шину на вхід STB необхідно постійно подавати високий рівень. Із цією метою вхід STB підключається до +5В.
Шина даних має 8 розрядів із двонапрямленою передачею інформації. Для побудови буфера досить однієї мікросхеми шинного формувача, включеної за схемою з керованою двонапрямленою передачею інформації. Керування напрямком передачі здійснюється за допомогою сигнал DBIN, формованого мікропроцесором. Формувач шини даних реалізований на БІС КР580ВК28, крім того ця ВІС містить у собі системний контролер. Видавана з мікропроцесора інформація про стан мікропроцесора надходить на вхід цієї ВІС і при надходженні сигналу STSTB фіксується в спеціальному внутрішньому регістрі стану, де вона зберігається до настання наступного циклу. Використовуючи вміст регістра стану й керуючих сигналів з виходу мікропроцесора DBIN, WR, HLDA ВІС формує системний керуючі сигнали INTA, IOR, IOW, MEMR, MEMW.
Робота мікропроцесора синхронізується двома послідовностями сигналів Ф1 і Ф2, що не перекриваються,. Ці сигнали формує тактовий генератор КР580ГФ24. До виводів мікросхеми Х1 й Х2 підключається кварцовий резонатор із частотою, в 9 разів більш високою, ніж частота проходження тактових імпульсів Ф1 і Ф2. Сформовані генератором гармонійні коливання надходять на вивід PCLK для контролю роботи генератора й синхронізують роботу тактових імпульсів. На виводи Ф1 і Ф2 видаються необхідні для роботи мікропроцесора високовольтні послідовності тактових імпульсів. На спеціальний вивід подається послідовність тактових імпульсів Ф2 з рівнями, характерними для мікросхем TTЛ. За допомогою сигналу SYNK на вивід STSTB передаються імпульси Ф1, що відповідають початку кожного другого періоду циклів роботи мікропроцесора. Крім того, передбачений вхід і вихід сигналу скидання, вхід і вихід сигналу готовності.
1.2 Центральна шина.
У центральну шину входять шина адреси, шина даних і шина керування.
Шина адреси - 16-розрядна, спрямована від мікропроцесора шина, що виконує 2 функції:
• передачу адреси комірки пам'яті при звертанні до пам'яті, максимально можливий обсяг якої становить 21б=65536 байт.
• передачу адреси зовнішнього пристрою при виконанні команд IN й OUT. У цьому випадку 8-розрядний ПВВ з'являється на виводах A0 - А7 і дублюється на виводах А8 - А15. Фактично для передачі адреси ПВВ використається тільки 8 розрядів, тому можна адресувати 256 різних зовнішніх ПВВ.
Шина даних - 8-розрядна шина, що виконує 2 функції:
• передачу керуючого слова
• обмін даними між регістрами мікропроцесора й блоками МПС.
Шина керування складається з 4 ліній. По цих лініях передаються сигнали: MEMW - запис на запис, MEMR - читання пам'яті, INIT - скидання або початкова установка, CLK - послідовність імпульсів, що знімає з виходу Ф1 тактового генератора. Сигнали MEMW й MEMR указують також на читання або запис регістрів периферійних ВІС.
1.3 Модуль пам'яті.
В даній МПС використовується сторінковий метод організації пам’яті. Його реалізація передбачає декілька етапів:
1) Вибір дешифратора сторінок:
NвихDC= NCTP= Vmax / VmaxВІС
Як приклад розглянемо Vmax = 216=65536 байт;
VmaxВІС =210=1024 байта;
Тоді NвихDC= NCTP= 65536 / 1024 = 64 сторінки; NBbIxDC=64.
2) Організація входів дешифратора:
NвxDC=nША-nВІС.
В нашому випадку NвxDC = 16 - 10 =6 входів.
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.