Разработка микропроцессорной централизации малой станции. Разработка структурной схемы МПС. Блок центрального процессора, страница 5

3  Вычислительный канал

3.1  Блок центрального процессора

Схема ЦП состоит из пяти микросхем: генератора тактовых импульсов КР580ГФ24, системного контроллера КР580ВК28, двух буферных регистров КР580ИР82 без инверсии и самого микропроцессора КР580ВМ80.

Процессор работает на частоте 2МГц, которая задается кварцевым резонатором ZQ1 частотой 18МГц. Так как со стороны кварцевого резонатора генератор DD1 представляет собой индуктивный элемент, что может привести к снижению частоты [1], то для компенсации данного эффекта последовательно с резонатором со стороны вывода X1 включен конденсатор C1 15 пФ.

Кроме тактирования микропроцессора ГТИ используется также как источник системных тактовых сигналов CLK с ТТЛ - уровнями и током нагрузки до 15 мА. Сигнал INIT предназначен для начальной установки системных модулей при включении питания. Его длительность должна быть не менее 0,3 с. Перезапуск системы осуществляется кратковременной установкой логического нуля на входе ГТИ  с помощью кнопки сброса.

Сигналы HOLD, HLDA и  реализуют режим прямого доступа к магистрали со стороны других активных модулей системы. Так как такой режим не предусмотрен, сигналы HOLD и  заземляются.

Сигнал подтверждения READY используется при работе с медленными модулями памяти и устройствами ввода-вывода (АЦП в данной курсовой работе подтверждает окончание цикла преобразования).

Системный контроллер КР580ВК28 формирует стробы записи, чтения, сигнал подтверждения прерывания (,,,,). Нагрузочная способность этих линий следующая: мА,  пФ. Также DD4 обеспечивает двунаправленную буферизацию шины данных МП без инверсии, доводя  до 10мА и  до 100пФ. Дополнительная задержка в шине данных около 30нс [1].

Адресные регистры работают  в  режиме  шинных  формирователей.

Схема электрическая принципиальная центрального процессора с подсистемой памяти приведена в приложении А, спецификация элементов схемы дана в приложении Б.

3.2  Подсистема памяти

В данном варианте проекта требуется организовать ПЗУ емкостью 8К и ОЗУ емкостью 4К байта на микросхемах КР573РФ5 (4К×8) и К541РУ1 (4К×1) соответственно.

Наращивание памяти ПЗУ происходит вертикально путем использования двух микросхем КР573РФ5. Микросхемы имеют адресные входы, выход данных и вход выбора микросхемы, подключаемый к дешифратору адресов, расположенного на схеме системного контроллера.

Наращивание памяти ОЗУ (увеличение разрядности) происходит горизонтальным образом путем использования восьми микросхем К541РУ1.

Микросхема К541РУ1 - представляет собой статическое ОЗУ формата , емкостью 4Кбайт. Выходы тристабильные, выбор кристалла по входу . Микросхема не является медленно действующей, поэтому сигнал READY отсутствует.

В данной микросхеме используются раздельные входы и выходы данных, которые при подключении к шине данных не могут быть объединены, так как в режиме записи на выходах микросхемы высокий уровень напряжения. Поэтому выходы БИС подключаются к регистру КР580ИР82, работающему в режиме шинного формирователя при подаче низкого уровня напряжения на вход разрешения передачи ОЕ, и переводящему все выходы в 3-е состояние в противном случае (при записи).

Данная микросхема имеет достаточное быстродействие. Время выборки адреса не превышает длительность такта МП и составляет 0.7 мкс. Поэтому использовать сигнал  READY нет необходимости [4]. Карта адресного пространства памяти отражена в таблице 5:

Таблица 5 – Карта адресного пространства МИУС

Дешифрация адресов производится в блоке системного контроллера с помощью микросхем ПЗУ. На схему центрального процессора с подсистемой памяти приходят сигналы выбора кристаллов: PROM1, PROM2, RAM.WE, RAM.CS, и используются сигналы шины управления  и .

Схема электрическая принципиальная подсистемы памяти и центрального процессора приведена в приложении А, спецификация элементов схемы дана в приложении Б.