- линии для управления чтением-записью. . .
динамических
ОЗУ может быть дополнительный AB9 A9
вывод
- регенерации.
Внутренние
схемы:
CS
-
матрица памяти;
-
дешифратор ячеек памяти;
-
управляющая логика.
WR WR
Статические и динамические ОЗУ различа- ются реализацией ячейки. Статические ОЗУ:
ячейка
памяти - статический триггер. Динами
ческие
ОЗУ: ячейка памяти - паразитная ем-
кость
между затвором и истоком полево
DB I
структуры.
Заряд емкости может пос- тепенно
теряться, следовательно динамические
ОЗУ должны периодически
регенерировать(вос- WR
станавливать)
информацию. Так как хранителем
информации
является паразитная емкость, то О
динамические
ОЗУ обладают меньшим быстродей- ствием,
а следовательно для хранения одной информации
требуется меньше ЧИПов (внутренних транзисторов).
DC и DS - дешифратор строк и столбцов.
A5 A6 A7 A8 A9
DC
0 ............... 32
A0 DS 0
A1 1
A2
: 32*32
A3 :
A4 32
.................
I
O
CS
WR
Каждая ячейка памяти реализуется на статическом триггере из транзисторов Т1-Т4. Прямые и инверсные выходы триггеров через транзисторы Т5-Т6 подключаются к линиям выборки, которые управляются транзисторами Т7 и Т8. При активизации данной микросхемы (подача CS) на выходе одной из линий дешифратора появляется логическая 1, соответствующая ячейка памяти подключается к линии выборки и информация из ячейки поступает через Т5 на выход. Для записи новой информации активизируется линия записи. На вход подается записуемый бит. Если этот бит равен 1, то (запись равна 1) на выходе схемы D3 (&) появляется 1, отпирается Т8. Т3 закрывается, на истоке транзистора T5 устанавливается 1. Если информационный бит равен 0, то на выходе D2 (&) будет 1, закрывается Т4 и от- крывается Т3. На истоке Т3 0.
N-1
ДШ
АВ
Т1 Т2
Т5 Т3 Т4 Т6
CS
1 N
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.