Настройка тактового генератора. Система генератора dsPIC33F. Четыре внешних и внутренних режимов генератора, страница 6

Биты делителя обратной связи PLL (PLLDIV <8:0>) в регистре делителя обратной связи PLL (PLLFBD <8:0>) определяет коэффициент делителя (M), который сокращает VCO частоту (F_VCO) обратной связи к PFD.

PLL VCO биты выбора постдделителя (PLLPOST <1:0>) в регистре делителя частоты (CLKDIV <7:6>) определяет коэффициент делителя  (N2), чтобы ограничить системную частоту импульсов (F_OSC) 80 МГЦ.

Уравнение 7-3 дает отношение между входной частотой (F_IN) и выходной частотой (F_OSC).

А частота F_VCO

ВХОДНОЕ ОГРАНИЧЕНИЕ ГЕНЕРАТОРА ПРИ ЗАПУСКЕ В РЕЖИМЕ PLL

Таблица 7-6 показывает значения по умолчанию для предделителя PLL, постделителя PLL  и обратной связи PLL после сброса POR

Регистр	Битовое поле	Значение после сброса POR	Коэффициент делителя
CLKDIV<4:0>	PLLPRE<4:0>	00	N1=2
CLKDIV<7:6>	PLLPOST<1:0>	01	N2=4
PLLFBD<8:0>	PLLDIV<8:0>	000110000	M=50

Учитывая эти значения при сбросе, следующие уравнения показывают отношения между входной частотой (F_IN) и входной частотой в PFD (F_REF), VCO частота (F_VCO) и системные частота микроконтроллера (F_OSC) после сброса POR.

Полученные выше уравнение при сбросе POR входная частота (F_IN) в PLL модуль должна быть ограничена 4 МГЦ <F_IN <8 МГЦ, чтобы исполнить требование выходной частоты VCO (100M <Fvco <200M), если значения по умолчанию PLLPRE, PLLPOST и PLLDIV используются.

Главный генератор может поддерживать следующие входные диапазоны частоты, которые не входят в требуемый  диапазон частоты (4 МГЦ <F_IN <8 МГЦ) при сбросе POR.

• Главный генератор в XT режиме поддерживает: 3 МГЦ до 10 МГЦ кварцевый резонатор

• Главный генератор в HS режиме поддерживает: 10 МГЦ до 40 МГЦ кварцевый резонатор

• Главный генератор в EC режиме поддерживает на входе частоту : 0.8 до 64 МГЦ

Чтобы использовать PLL, когда входная частота не входит в диапазон 4 - 8 МГЦ, вы должны следовать следующим действиям:

1. Включить питание устройства с внутренним FRC или главным генератором без PLL.

2. Изменить значение PLLDIV, PLLPRE и PLLPOST, основанные на входной частоте для выполнения следующих требований:

• входная частота PFD (F_REF) должна быть в диапазоне 0.8 к 8.0 МГЦ

• выходная частота VCO (F_VCO), должна быть в диапазоне 100 - 200 МГЦ

3. В программе переключить генератор в режим с использованием PLL.

Состояние блокировки PLL

Всякий раз, когда входная частота PLL, предделителя PLL или делителя обратной связи PLL изменены, модуль PLL требует некоторого времени (T_LOCK), чтобы синхронизироваться с новыми параметрами настройки.

T_LOCK применяется когда выбран PLL как источник тактовых импульсов после сброса POR, или в течение операции переключения генератора. Значение T_LOCK  есть отношение для времени которое генератор является доступным для входа PLL. Например, главный генератор, T_LOCK запустит после задержки OST. Более подробно описано в разделе: «Время Запуска Генератора».

Бит LOCK в регистре управления генератором (OSCCON <5>)  - бит состояния только для чтения, он указывает состояние блокировки PLL. Бит LOCK сброшен при сбросе POR и переключается когда PLL выбран как генератор. Он остаётся сброшенным когда не используется PLL.

Обратите внимание: предделитель PLL (PLLPRE) и делитель обратной связи PLL (PLLDIV) биты не должны быть изменены при работе в режиме PLL. Вы должны синхронизировать переключением к режиму без PLL (например, Внутренний FRC), для того чтобы сделать необходимые изменения и затем вереключить назад в режим PLL.