Типичные уровни абстракции для цифровой системы. Уровень процессоров - памяти - коммутаторов (ППК), страница 5

signal SW_4_7: STD_LOGIC_VECTOR(3 downto 0);

signal SW_08: STD_LOGIC;

signal SW_09: STD_LOGIC;

signal SW_10: STD_LOGIC;

signal SW_11: STD_LOGIC;

signal SW_12: STD_LOGIC;

signal SW_13_20: STD_LOGIC_VECTOR(7 downto 0);

signal SW_21_24: STD_LOGIC_VECTOR(3 downto 0);

signal SW_25_28: STD_LOGIC_VECTOR(3 downto 0);

signal SW_28_31: STD_LOGIC_VECTOR(3 downto 0);

signal SW_32: STD_LOGIC;

signal SW_33_36: STD_LOGIC_VECTOR(3 downto 0);

signal SW_37_40: STD_LOGIC_VECTOR(3 downto 0);

signal SW_41: STD_LOGIC;

signal SW_42_45: STD_LOGIC_VECTOR(3 downto 0);

signal CLOCK: STD_LOGIC;

signal PW_01: STD_LOGIC;

signal GND: STD_LOGIC;

signal AIR: STD_LOGIC_VECTOR(7 downto 0):= "00000000";

Begin

DD1: CT2 port map (

R => GND,

D(0) => SW_02,

D(1) => GND,

D(2) => GND,

D(3) => GND,

PE => SW_02,

C_D => PW_01,

C_U => CLOCK,

Q => SW_4_7,

TC_U => SW_08

);

DD2: CT2 port map (

R => GND,

D(0) => PW_01,

D(1) => PW_01,

D(2) => GND,

D(3) => GND,

PE => SW_02,

C_D => PW_01,

C_U => SW_08,

Q => SW_28_31,

TC_U => SW_09

);

DD3: CT2 port map (

R => GND,

D(0) => PW_01,

D(1) => PW_01,

D(2) => GND,

D(3) => PW_01,

PE => SW_02,

C_D => PW_01,

C_U => SW_09,

Q(3) => SW_32,

Q(2) => SW_10,

Q(1) => AIR(1),

Q(0) => AIR(2),

TC_U => SW_02

);

DD4: CT2 port map (

R => GND,

D(0) => PW_01,

D(1) => GND,

D(2) => GND,

D(3) => GND,

PE => SW_03,

C_D => PW_01,

C_U => SW_02,

Q => SW_33_36,

TC_U => SW_11

);

DD5: CT2 port map (

R => GND,

D(0) => PW_01,

D(1) => PW_01,

D(2) => GND,

D(3) => GND,

PE => SW_03,

C_D => PW_01,

C_U => SW_11,

Q => SW_37_40,

TC_U => SW_12

);

DD6: CT2 port map (

R => GND,

D(0) => PW_01,

D(1) => PW_01,

D(2) => PW_01,

D(3) => GND,

PE => SW_03,

C_D => PW_01,

C_U => SW_12,

Q(3) => SW_41,

Q(2) => AIR(3),

Q(1) => AIR(4),

Q(0) => AIR(5),

TC_U => SW_03

);

DD7: ROM port map (

U_pe => PW_01,

PR => PW_01,

EO => GND,

CS => GND,

A(3 downto 0) => SW_4_7,

A(7 downto 4) => SW_28_31,

A(8) => SW_32,

A(12 downto 9) => SW_42_45,

D => SW_13_20

);

DD8: ROM port map (

U_pe => PW_01,

PR => PW_01,

EO => GND,

CS => GND,

D(3 downto 0) => SW_42_45,

D(4) => OUT_02(0),

D(5) => OUT_02(1),

D(6) => OUT_02(2),

D(7) => OUT_02(3),

A(0) => SW_10,

A(4 downto 1) => SW_33_36,

A(8 downto 5) => SW_37_40,

A(9) => SW_41,

A(10) => CUST_02,

A(11) => CUST_02,

A(12) => CUST_02

);

DD9: RG port map (

C => CUST_01,

EW => GND,

D => SW_13_20,

O(3 downto 0) => SW_21_24,

O(7 downto 4) => SW_25_28

);

DD10: MS port map (

SED => CUST_01,

EZ => GND,

D0 => SW_21_24,

D1 => SW_25_28,

MS => OUT_01

);

process

begin

CLOCK <= '1';

wait for 112.867ns;

CLOCK <= '0';

wait for 112.867ns;

end process;

GND <= '0';

PW_01 <= '1';

SW_02 <= '1';

SW_03 <= '1';

SW_02 <= '0' after 112.867ns;

SW_03 <= '0' after 112.867ns;

End Main_ARCHITECTURE;

5. Заключение.

В ходе выполнения курсовой работы были изучены методы проектирования и разработки цифровых устройств. Также была проанализирована работа фрагмента схемы цифрового телетеста. Были проверены и подтверждены предполагаемые закономерности его работы.

Для проектирования данного фрагмента схемы был использован пакет языка описания Active-VHDL.

Список использованной литературы.

1.    Шибанов В. А. Фатьков А. А. «Обучающая система VHDL», электронное пособие, РГРТА 2000.

2.    «Active-VHDL On-line Documentation».

3.    Шило В. Л. «Популярные цифровые микросхемы», справочник, 2-е изд. Челябинск, «Металлургия», 1989 г.

4.    «Интегральные микросхемы», справочник, под ред. Б. В. Тарабрина, М., «Радио и связь», 1984 г.

5.  «Зарубежные микросхемы памяти и их аналоги», справочник, Нефёдов А. В., Савченко А. М., М., «РадиоСофт», 2002 г.

6.   «Зарубежные интегральные микросхемы широкого применения», справочник, Кутыркин Ю. М. и др., М., «Энергоатомиздат», 1984 г.