Восьмиразрядные операнды А и В в прямом или дополнительном коде с элементов: семь разрядов операнда А – с счетчиков Д16, Д17, В – с счетчиков Д18, Д19, и знаковые разряды обоих операндов с регистров Д1, Д2 - поступают на Д23 и Д24 соответственно. На инверсном выходе микросхем ‘1’ или ‘0’ в зависимости от четности единиц в операндах (‘1’ - четное число, ‘0’ – нечетное). Полученные разряды с Д23, Д24 подаются на элемент сложения по модулю 2 Д49, на выходе которого устанавливается сигнал равенства четности единиц обоих операндов или их неравенство (‘1’ – четность единиц операнда А не совпадает с четностью единиц операнда В, ‘0’ – наоборот, четность единиц операнда А совпадает с четностью единиц операнда В). Также переносы с группы дизъюнкторов Д45 поступают на Д48, в котором формируется разряд четности единиц переносов. Далее сигнал с Д48 и сигнал с Д49 подаются на элемент Д52, выполняющий аналогичную Д49 функцию, только проверяется на равенство четность единиц переносов и общий разряд от четности единиц операндов А и В.
Элемент Д51 принимает разряды суммы с Д47 и формирует сигнал четности по инверсному выходу, который затем сравнивается с общим разрядом по четности единиц переносов, операнда А и операнда В на элементе сложения по модулю 2 Д59. Если четность единиц суммы и общий разряд по четности с Д52 совпадают (то есть при выполнении операции не возникло никаких ошибок или сбоев), то на выходе Д59 будет ноль, иначе – единица, указывающая на наличие сбоя, ошибки при выполнении арифметических действий. Проходя инвертор Д61, сигнал меняется на противоположный (‘1’ – нет ошибок, ‘0’ – есть ошибка) и в таком виде подается на выходной D-триггер группы Д67.
Эти триггеры пропускают на выходную информационную шину контрольные разряды в такте совместно с выходным регистром Д66:
- по четности (рассмотрен выше);
- переполнение разрядной сетки. Сигнал поступает на триггеры с элемента сложения по модулю 2 Д53, на который приходят старшие два разряда переносов с Д45. Единица на выходе Д53 указывает на то, что полученная сумма выходит за разрядность одного байта, то есть произошло переполнение разрядной сетки. Если на выходе Д53 ‘0’, то переполнения нет.
- равенство нулю. Определяется на дизъюнкторах Д54, Д56, Д57 и инвертирующем дизъюнкторе Д63. На дизъюнкторах приходящие семь разрядов суммы (без знакового разряда) с Д47 сворачиваются и на выходе Д63 будет сигнал ‘1’ при условии, что операнды не равны нулю, и ‘0’ – когда сумма равна нулю.
- Сигнал контроля правильности выполнения логических операций (рассматривается в пункте 2.3.3б).
Сигналы четности, переполнения разрядной сетки и равенства нулю участвуют только в арифметических операциях и при логических операциях не учитываются (на выходах соответствующих триггеров группы Д67 будут нули). Разряды проходят через триггеры по определенному управляющему сигналу УС7 с конъюнктора Д62 (логическое умножение сигнала с дизъюнктора Д14 и синхросигнала с Д15). Если выполняется арифметическая операция, то контрольные разряды проходят через триггеры; если нет, то на выходную шину поступают нули.
Б). Контроль логических операций.
Контроль логических операций заключается в реализации следующих двух выражений:
- логического умножения или логического сложения: (А Ù В) + (А V В) = А + В;
-
сложения по модулю
2: 2(A Ù B) + (A 
В) = A + B.
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.