Описание электрической функциональной схемы АЛУ с неявно выраженным сумматором, страница 3

Р₂ – перенос из предпоследнего разряда  в предпредпоследний при сложении операндов А и В с учетом предыдущего переноса P₁;

и т.д. до P₈ – перенос при сложении знаковых разрядов операндов А и В влево с учетом всех предыдущих переносов: P₇, P₆, P₅, P₄, P₃, P₂,P₁.

Переносы формируются все одновременно.

Затем разряды переносов с элементов дизъюнкторов Д45, младший разряд (перенос из последнего разряда при сложении операндов в предпоследний) с группы  конъюнкторов Д21 и разряды с элементов сложения по mod2 Д20 поступают на элементы сложения по mod2 Д47, формирующие результирующую сумму. Также разряды переносов поступают на элемент свертки по mod2 Д48, участвующий в контроле арифметических операций, рассмотренный ниже (пункт 2.3.3а). Старшие два разряда переносов с Д45 подаются на элемент сложения по модулю 2 Д53, в котором формируется признак результата переполнения разрядной сетки (‘1’ – да; ‘0’ – нет переполнения). Разряды переносов, приходящие с Д45 и Д21 и разряды с Д20 подаются на Д47 со смещением на один разряд относительно друг друга (переносы смещены влево на один разряд).

Младшие восемь разрядов полученной девятиразрядной суммы на элементах сложения по модулю 2 Д47 подаются на элементы 4И/ИЛИ Д55, разрешающие проходить только операндам заданной операции, логической или арифметической. Управляющие сигналы на конъюнкторы группы Д55 приходят с дизъюнктора Д14 и дешифратора кода операции Д6. Разряд с Д14 (УС1) позволяет пройти операндам, соответствующим выполнению операций вычитания или сложения. УС3, УС4 и УС5 с Д6 позволяют пройти операндам соответствующих логических операций: УС3 – разрядам с элементов неравнозначности (операция сложения по модулю 2); УС4 – разрядам с элементов конъюнкторов (операция логического умножения);  УС5 – разрядам с элементов дизъюнкторов (операция логического сложения).

Далее, полученные на выходах Д55 разряды поступают на выходной регистр Д66, позволяющий пройти операндам, приходящим на его вход, только в                  такте, когда счетчик тактов Д3 досчитает до 1001 и дешифратор тактов выдаст 1 на девятом выходе. Эта единица поступает на конъюнктор Д15 и разрешает пройти синхросигналу, поступающему на вход С регистра Д66 и разрешающему прохождение операндов через регистр. Также разряды суммы используются для сравнения с разрядами суммы, получаемыми при контроле логических операциях.

2.3.2. Логические операции.

Логические операции выполняются на элементах Д20 (элементы сложения по mod2), Д21 (конъюнкторы) и Д22 (дизъюнкторы).

При выполнении логических операций операнды поступают на Д20, Д21, Д22 в прямом коде не зависимо от знакового разряда, который рассматривается как обычный разряд.

Восьмиразрядные операнды с Д20, Д21, Д22 проходят на элементы 4И/ИЛИ  Д55, где по заданному управляющему сигналу (УС3, УС4, УС5) разрешается прохождение разрядов выбранной логической операции на выходной регистр Д66. По УС3 проходят сигналы с элементов сложения по модулю 2 Д20, по УС4 – сигналы с конъюнкторов Д21, по УС5 – сигналы с дизъюнкторов Д22.

2.3.3. Контроль операций.

А). Контроль арифметических операций.

Выполняется контроль по четности арифметических операций, организованный на девятивходовых микросхемах свертки по модулю 2 Д23, Д24, Д48, Д51 , элементах сложения по модулю Д49, Д52, Д59 и инверторе Д61. Элементы Д23, Д24, Д48, Д51 формируют два контрольных разряда: по нечетности – ‘1’ на прямом выходе, по четности – на инверсном. Используется инверсный выход.