- при достижении питающим напряжением уровня, при котором возможно достоверное воздействие на микросхемы на выходе формирователя сигнала RESET на элементах R2, C1, DD42.1 в течении 100 мс формируется уровень логической единицы, который после инвертирования асинхронно сбрасывает триггеры DD40.1, DD40.2, тем самым снимая признак ACT активации процессора и устанавливая в 1 разряд адреса А6;
- так как весе коды работы процессора зашиты в ПЗУ по адресам менее 40, а по остальным хранится переход в нулевое состояние и выдача сигнала BUSY, то по первому приходу синхроимпульса процессор переходит на адрес 64 (А6=1, А5…А0=0) и зацикливается в этом состоянии;
- второй формирователь сигнала на элементах R3, C2, DD42.2 формирует импульс длительностью 132 мс, нулевое значение которого при каждом такте записывается в триггер DD40.2, подтверждая его состояние. По окончании данного интервала времени в триггер DD40.2 записывается 1, устанавливая при этом шину А6 в 0. Адрес станет равным 0, процессор снимает сигнал BUSY и переходит в режим ожидания сигнала ACT.
При приходе единичного уровня сигнала активизации процессора ACT он синхронно записывается в триггер DD40.1, служащий для привязки этого асинхронного сигнала к внутренней синхронизации процессора. При появлении сигнала с триггера на входе ПЛИС на ее выходе SEL через время задержки распространения появляется сигнал выбора ветви алгоритма перехода на узел S1 начала работы процессора.
В состоянии S1 процессор в начале такта выставляет внешнему устройству сигнал разрешения ввода EI и занятости BUSY. По получению сигнала EI внешнее устройство должно с задержкой не более tзад.ВУ установить на шине данных значение PX (порядок операнда X).
tзад.ВУ=Tкор.цикла·2-tзд.р.(АП14)- tзд.р.(КП11А DIàDO)- tпу.(ИР13 DIàC)
tзад.ВУ=72·2-13-12-15
tзад.ВУ=104 нс
В конце цикла ввода PX в цикле S2 внешнему устройству выдается сигнал синхронизации COUT длительностью 36 нс, спад которого происходит за 4 нс до окончания цикла S2. По спаду сигнала COUT внешнее устройство может снять данные с шины и через время, не превышающее tзад.ВУ, должно установить на шине данных значение MX0 (старший байт мантиссы операнда X). Далее цикл ввода повторяется. Ввод осуществляется в следующей последовательности: PX, MX0, MX1, MX2, PY, MY0, MY1, MY2. По окончании цикла ввода MY2 процессор обнуляет признак разрешения ввода EI и прекращает выдачу синхроимпульсов для внешнего устройства.
На такте S14 (второй такт ввода MY1) производится фиксация разности порядков PY-PX на счетчике DD28, DD29, запись выходного переноса субтрактора DD26, 27 на триггер DD30.2, запись знака мантиссы MY на триггер DD30.1, обнуление триггера переноса сумматора DD31.1.
По окончанию ввода производится проверка сформированного на такте S14 признака X3. Если он равен 0, тогда порядки операндов равны и выравнивание порядков не требуется, процессор переходит к суммированию мантисс. Если порядки не равны, тогда следует переход на холостой такт S17, в котором осуществляется выбор, какой из порядков меньше и, соответственно, какой из операндов следует сдвигать. Временные соотношения для процедуры сдвига приведены в обосновании выбора тактовой частоты.
Процедура сложения производится в три этапа, в каждый из которых складываются соответствующие байты мантисс, начиная с младшего. Так как такты одинаковы, рассмотрим временные соотношения для одного из них:
tслож.= t0 (1),3 зд.р(ИР24)+tзд.р(74F283 A,BàC4)+tзд.р(74F283 C0àS)+
+ tзд.р(КП11А DIàDO)+tпу(ИР13 DIàC)
tслож.= 40+8,5+10,5+12+15=86 нс.
Как видно, цикл сложения превышает длительность короткого цикла (72 нс). Поэтому под него отведен длинный цикл (108 нс).
После проведения последнего суммирования на такте S23 производится формирование признаков нарушения нормализации результата. Время формирования tформ X4 составляет:
tформ X4= tзд.р(ИР13 CàDO)+tзд.р(ЛП5)+tзд.р(ЛН1)+ tзд.р(ЛА3)
tформ X4= 22+17+11+11=61 нс
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.