Минимизируем функцию J2 методом существенных переменных, после чего приведем к необходимому базису И-НЕ.
Таблица 3 - Таблица существенных переменных для J2
Разрешенные наборы |
Запрещенные наборы |
Остатки |
||||||
Таблица 4 - Таблица покрытий существенных переменных
Остатки |
Существенные переменные |
||||
V |
V |
||||
V |
V |
||||
V |
V |
V |
В итоге получим:
;
;
;
;
Рисунок 6 – Схема счетчика
5 Синтез преобразователя кодов
Преобразователем кодов -- комбинационное дискретное устройство, предназначенное для перевода одного двоичного кода в другой двоичный код.
Существует два метода синтеза преобразователей кодов: с использованием одной таблицы истинности и свойства независимости входов и выходов и путем последовательного включения дешифратора и шифратора.
В нашем случае будем использовать первый метод синтеза. По заданию требуется построить ПК для перевода кода 8421 в код 3а+2. для этого составим таблицу истинности.
Таблица 5 - Таблица истинности
Входы |
Выходы |
|||||||
Х3 |
X2 |
X1 |
Y5 |
Y4 |
Y3 |
Y2 |
Y1 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
2 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
3 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
4 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
5 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
6 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
Далее для каждой функции произведем минимизацию методом Карт Карно и приведем их к базису И-НЕ:
Отсюда получаем функции
Разработаем ПК, реализованный на базе асинхронных мультиплексоров (для функции Y5).
Разложим полученные функции по переменных Х1 и Х2 предварительно
составив таблицу разложения функций по этим переменным.
Х2 |
Х1 |
Значения функций Yi |
0 |
0 |
|
0 |
1 |
|
1 |
0 |
|
1 |
1 |
В результате получим схему (рисунок 8).
Рисунок 8 - схема ПК
Рисунок 9 - временная диаграмма ПК
6 Cинтез мультиплексора
Мультиплексор – комбинационное дискретное устройство, которое подключает к выходу тот из входов данных, номер которого задан на адресных входах при наличии сигнала синхронизации.
Построим асинхронный мультиплексор с шестью входами данных, в качестве которых служат выходы с шифратора и один разряд счетчика (Т4), и тремя адресными входами, т. е. триггеры счетчика Т1, Т2, Т3. Для этого необходимо составить таблицу истинности (таблица 6), на основании которой запишем логическое выражение для выхода Q, и построим схему мультиплексора в базисе И-НЕ (рисунок 10).
Таблица 6 - таблица истинности мультиплексора
Входы |
Выход |
||
A1 |
A2 |
A3 |
Q |
0 |
0 |
0 |
D0 |
0 |
0 |
1 |
D1 |
0 |
1 |
0 |
D2 |
0 |
1 |
1 |
D3 |
1 |
0 |
0 |
D4 |
1 |
0 |
1 |
D5 |
1 |
1 |
0 |
D6 |
Рисунок 10 - Схема мультиплексора
Рисунок 11 - временная диаграмма мультиплексора
7 Синтез регистров
Регистры представляют собой наборы триггеров со схемами управления.
Различают регистры памяти последовательные регистры, параллельно-последовательные.
В данном курсовом проекте будем рассматривать последовательный регистр или как его ещё называют сдвиговый. Такие регистры выполняют функцию сдвига информации влево или вправо. Ввод и вывод информации в сдвиговых регистрах осуществляется последовательно по разрядам, это достигается за счет последовательного подключения необходимого числа триггеров.
Построим сдвигающий регистр вправо на JK-триггерах. Для начала составим таблицу истинности по которой работает регистр (таблица 7). Примем, что на вход регистра поступает пятиразрядное двоичное число, тогда для построения регистра потребуется пять триггеров, соединенных последовательно. С неинверсных выходов каждого предыдущего триггера информация поступает на J-входы, а с инверсных – на К-входы каждого последующего триггера. Работа регистра управляется подачей синхроимпульсов с генератора импульсов на входы С триггеров. Обнуление происходит путем подачи на R-входы сигнала логической единицы от кнопки сброса, а на входе S постоянно присутствует высокий уровень логического сигнала для обеспечения работы триггеров в каждом такте.
Таблица 7 – Таблица истинности регистров
Fn=0 |
Xn= Cn=* |
Q1n= Q2n= Q3n= Q4n= Q5n=0 |
Fn=1 |
Cn=0 |
Q1n= Q1n-1; Q2n= Q2n-1; Q3n= Q3n-1; Q4n= Q4n-1; Q5n= Q5n-1; |
Fn=1 |
Cn=1 |
Q1n= xn-1; Q2n= Q1n-1; Q3n= Q2n-1; Q4n= Q3n-1; Q5n= yn= Q4n-1 |
На рисунке 12 приведена схема регистра.
Рисунок 12 - Схема регистра RG
Рисунок 13 - Временная диаграмма регистра
На принципиальной схеме дискретного устройства, выполненного на логических элементах ИЛИ-НЕ (микросхемы К155ЛЕ1, К155ЛЕ4 К155ЛЕ6 К155ЛЕ7) и D- триггерах (микросхемы 155ТМ2), используемых в качестве элементов памяти, показана реализация функциональных блоков этого
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.