Краткое изложение лекций по дисциплине: «Цифровые устройства и микропроцессоры», страница 3

4.) Какое устройство МПС является источником и приемником MEMR и MEMW

О:  источник УА в составе УУ, приемник – ОЗУ

5.) Можно ли проверить на 0 содержимое регистра В при командах M1   MOVA, B; ORAC; JNCM1   О: нет, т.к.

а.) ORA всегда устанавливает флаг С в 0;

б.) JNC проверяет флаг переноса, следовательно не учитывает нулевое равенство результата.

6.) Как изменяется состояние РС при RST 3

О: 18     00011000

7.) Типы ЗУ

О: а.) Оперативные ЗУ  б.) перепрограммируемые ЗУ  в.) постоянные ЗУ.

8.) Какое максимальное число можно записать в 12-ти разрядном регистре

О: 2¹²-1

9.) Типы алгоритмов

О: Логические схемы, матричные схемы, графические схемы

10.) Что изменится при RNZ, если L=0CH

           SP          A         H          L          PC         701H        709H

          703H   35H       37H      0CH    4568       02H           01H

RNZ  710H                                         0102H

Б.5

4.) Тип ПЗУ

О: а.) масочные, б.) программируемые

6.) способы решений организации работы МП синхронный и асинхронный

Синхронный – начало и конец выполнения команды задаются устройством управления. Время выполнения команды не зависит от их вида и величины операнда.

Асинхронный – начало выполнения каждой следующей команды определяется по сигналу фактического окончания выполнения предыдущей операции.

7.) ADI=ACI если флаг =0

8.)       A=524H    PC=4030H    SP        H           L       870H    871H

CALL      3340H          3340H  872H     2AH     00H     33H      40H

9.) DW – определение значения слова по текущему адресу ассемблирования

10.) RLC – сдвиг А влево

RAL – сдвиг А влево через перенос, т.е. при RAL происходит перенос и     изменение флага С

Б.6

1.) Типы ППЗУ

О: а.) С электрическим стиранием; б.) С ультрафиолетовым стиранием.

3.) Основные способы решений организации работы МП:

О: Синхронный, асинхронный

4.) Сколько мин памяти можно адресовать в МПС, имеющей 12-ти разрядную адресную шину.  

 О: 2¹²

5.) Архитектура Intel 80586

2 целочисленных 32-х разрядных АЛУ; внутренняя КЕШ память команд и данных 8Кб, 64 разрядная внешняя шина данных, конвеерный процессор с плавающей точкой (в его составе аппаратного умножения, сумматор, делитель), схема прогнозирования ветвлений, буфер упреждающей выборки, блок регистров.

7.) Как обнулить аккум. р.

                             MVI A,0; XRA A; SUBA.

8.) STAX B, A=125Q, B=3BH, C=2H.

Число 125Q запишется по адресу 3B02

9.) Как изменится содержимое пары H, если DADH

Пара H удвоится 45Q+45Q=112Q

10.) Разница LXI  3DH  и  MVIH, 3DH