Микроархитектура Sandy Bridge, страница 3

Для этого в блоке предсказания ветвлений предусматривается специальная ассоциативная память, называемая буфером адресов ветвлений (BTB – BranchTargetBuffer). Например, в процессорах  поколения P6, в этой памяти сохраняется 512 адресов ранее выполненных переходов. (В современных моделях микропроцессоров объём этой памяти достигает до 4086 адресов и больше). BTB процессоров поколения P6 организована в виде 128 наборов, с ассоциативностью 4 (4-х входовая множественно-ассоциативная кэш-память). Для адресации используются младшие разряды адреса 16-байтового блока инструкций.

Структурная схема буфера адресов ветвлений, поясняющая принцип его работы, приведена на рис.X.1.

Эта буферная память содержит адреса инструкций, на которые ранее производились переходы. Кроме этого BTB содержит четыре бита предыстории ветвления, которые определяют, выполнялся ли переход при четырех предыдущих выборках данной команды.

             Рис X.1 Структурная схема буфера адресов ветвлений

Основой блока предсказания ветвлений, как было уже отмечено, является буфер BTB, ассоциативная память, доступ к содержимому которой осуществляется по адресу очередной выбранной команды, сформированному в регистре IP (Instruction Pointer).

Тэгами этой ассоциативной памяти являются адреса команд переходов в выполняемых программах.

Как только поступила команда условного перехода, определенная по коду операции команды, адрес этой команды сравнивается с адресами (тэгами), находящимися в буферной памяти BTB. При отсутствии аналогичного адреса в буферной памяти, делается вывод о том, что ранее по этому адресу переходов не было и, следовательно, предсказывается отсутствие ветвления. Поэтому дальнейшая выборка и декодирование инструкций продолжается в порядке их следования. Если же указанный в инструкции адрес передачи управления в BTB обнаруживается, то производится анализ предыстории переходов, при котором определяется чаще всего реализуемое направление ветвления и выявляются чередующиеся переходы. Предыстория переходов кодируется в таблице BHT (В процессорах поколения P6 четырехразрядными кодами) и дает информацию о вероятности реализации переходов на основе поведения при предыдущих выборках данной команды. После этого на конвейер передаётся команда по предсказанному адресу. При этом в блоке декодирования конвейера сохраняется декодированной и та команда, которая должна была выполняться, если бы предсказание перехода было бы отрицательным. Это делается для сокращения потерь времени на перезагрузку конвейера в случае, если бы предсказание оказалось бы ошибочным.

После окончания операций по выявлению истинности реализованного прогноза осуществляется коррекция содержания соответствующих областей памяти BTB.

Заметим, что в микропроцессорах архитектуры IA-64 (например, семейства Itanium) используется прием одновременного вычисления нескольких веток программного кода. Встретив инструкцию условного перехода, процессор начинает просчитывать одновременно оба варианта исполнения программы, пока не станет ясно какой из этих путей должен быть реализован. Поскольку исполнительные устройства процессоров этой архитектуры обычно загружены далеко не полностью, то исполнение ветвей программы осуществляется практически с одинаковой скоростью. Поэтому даже при неправильном предсказании условного перехода, осуществляется лишь небольшое снижение производительности на этом небольшом участке программы.

Динамический анализ потока данных – концепция, которая заключается в том, что в режиме реального времени происходит анализ зависимости инструкций от исходных данных и значений, хранящихся в регистрах процессора. Этот анализ позволяет определить возможность исполнения инструкций не в том порядке, который определён программой, а в том, который позволяет наиболее эффективно загрузить исполнительные блоки процессора. Анализируется наличие данных для выполнения той или иной микрокоманды, либо из-за отсутствия их в данный момент в кэш L1 памяти данных, либо в связи с тем, что эти данные должны быть получены в результате исполнения последующей команды и т.д.

 Спекулятивное исполнение инструкций – способность процессора исполнять инструкции не в том порядке, который задан программой, а в том, который оптимален для наибольшей производительности исполнительного модуля процессора. Однако возвращать результаты исполнения инструкций он должен в той же последовательности, которая соответствует исходному потоку инструкций.

В начале 2011 года фирма Intel объявила о 14 моделях новых процессоров микроархитектуры Sandy Bridge для настольных компьютеров, 15 – для мобильных и несколько серверных версий. Торговые марки Core i3, i5 и i7 сохранились, соответствуя процессорам начального уровня, массового рынка и топ – моделей. Однако числа-модификаторы изменились.

Список объявленных моделей настольных версий микропроцессоров архитектуры Sandy Bridge приведен в таблице X.1.

                                                                                                       Табл. X.1