Цифровые системы коммутации БЕТА-М. Сведения о построении цифровой системы коммутации АТС-180, страница 11

Узел формирования управляющих сигналов производит прием сигналов I/OW/ и I/OR/ с магистрали и вырабатывает:

- разрешающий сигнал выбора буферов данных ОЕ/;

- сигнал направления передачи данных DT/R, являющийся инверсией сигнала I/OR/.

Цифровой компаратор 3 производит выбор данного блока, вырабатывая сигнал SEL при совпадении кода А7/, А8/, А9/, А10 и S0, S1, S2, S3.

Буфер данных служит для подключения 16-разрядной шины данных блока к магистрали расширения системы ВD0 – ВD15 и позволяет организовать обмен только словами.

Дешифратор 2 формирует сигналы выбора программно доступных узлов блока при единичном значении сигнала SEL в соответствии с таблицей 5.1, где х – безразличное состояние; С 0–8 – адрес исходящего байта или адреса тестовых байтов (шина А); Т 0–4 – временное положение тестового интервала; I 0–3 – пространственное положение тестового интервала (ИКМ-тракта); В 0–8 – адрес входящего байта (шина В).

Необходимо учитывать, что шина адреса магистрали расширения системы инверсная.

5.3  Блок системной синхронизации

Блок системной синхронизация (БСС) предназначен для обеспечения синхронной работы (либо плезиохронной работы в аварийном режиме) станции нижнего уровня иерархии со станциями более высокого уровня и для распределения тактовых сигналов по блокам станции с целью обеспечения их синхронного взаимодействия.

БСС обеспечивает работу в режиме резервирования с аналогичным блоком. Оба блока работают синхронно, причем один блок активный, а другой находится в «горячем» резерве. Структурная схема подключения БСС в режиме резервирования приведена на рисунке 5.4.

Синхронизация БСС осуществляется частотой 2048 кГц, выделенной из принимаемого ИКМ-сигнала в блоке оконечного станционного комплекта (ОСК).

Структурная схема БСС приведена на рисунке 5.5.

Блок системной синхронизации содержит следующие узлы: приемники тактовых сигналов (ПРМ1 – ПРМ4); детектор синхротактов (ДС); коммутатор синхротактов (КС); делители частоты (ДЧ1 – ДЧЗ); фазовый детектор (ФД); фильтр нижних частот (ФНЧ); усилитель (У), кварцевый генератор, управляемый напряжением (КГУН); детектор захвата (ДЗВ); детектор расстройки КГУН (ДР); логику фазирования (ЛФ); детектор аварийный дублирующего блока (ДАДБ); логику переключений (ЛП); передатчики (ПРД1–ПРДЗ).

Таблица 5.1

Адресные сигналы

Управляющий сигнал

Операция

Функция

Назначение информационных разрядов

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

DA

DB

DC

DD

DE

DF

A3/

A4/

A5/

A6/

А1/

А2/

70

0

WR1/

Запись в регистр 1

Коммутация или тестирование: сброс триггера ''LOCK''

B4

B5

B6

B7

B8

B1

B2

B3

C0

C1

C2

C3

C4

C5

C6

C7

C8

B0

DEN3

MODE

1

0

WR2/

Запись в регистр тестирования вх. ИКМ-линий

Тестовый байт

Текстовый байт 0–7

х

х

х

х

х

х

х

х

x

х

х

х

0

1

WR3/

Запись в регистр 3

Выбор текстового канального интервала

T0

T1

T2

T3

T4

х

х

х

I0

I1

I2

I3

DEN1

DEN4

х

х

x

х

х

х

0

0

RD1/

Чтение регистра тестирования исх. ИКМ-линий

Тестовый байт

Для ИКМ 8–15

Для ИКМ 0–7

x

х

х

х

1

0

RD2/

Чтение регистра 2

Опрос состояния триггера ''LOCK''

х

х

х

х

х

х

х

х

LOCK

х

х

х

х

х

х

х

х

х

х

х

0

1

RD3/

Чтение регистра тестирования адресного ОЗУ

Проверка адреса входящего байта

В0

В1

В2

В3

В4

В5

В6

В7

В8

х

х

х

х

х

х

х

х

х

х

х