Виды машинных циклов. Слово состояния процессора. Слово состояния МП КР580ВМ80А. Ввод-вывод в режиме прерывания. Алгоритм обслуживания прерываний, страница 17

Во многих случаях память МПУС в целом (и ОЗУ в частности) получается построенной по страничному принципу – младшие разряды ША, подключаемые непосредственно к адресным выводам ЗУ, определяют как бы строку памяти на странице, определяемой старшими разрядами шины адреса. Адресное пространство 8-разрядной микроЭВМ с 16-разрядной ША (64 килослова) в зависимости от типа используемых ЗУ может быть разбито, например на 256 страниц по 256 слов (байтов) в каждой, или на 64 страницы по 1К слов и т.д. Иногда эти страницы оформляются в виде отдельных модулей (блоков) памяти, каждый из которых размещен на отдельной печатной плате. Модульный принцип позволяет просто наращивать память МПУС добавлением новых плат. На рис.7.2 приведен пример страничной организации ОЗУ МПУС.Память построена на ОЗУ с организацией 1К´4 бита. Емкость памяти – 2 килобайта (2048 восьмиразрядных ячеек), причем она разбита на две страницы по одному килобайту. Номер страницы (килобайта) определяется разрядом A10 шины адреса. Когда на этом разряде лог. 0, низкий уровень напряжения (активный сигнал) будет приложен к входам CS микросхем D1 и D2. Те ячейки памяти этих микросхем, адрес которых в данный момент установлен на разрядах A0 - A9 ША, будут подключены к линиям ШД (выводы микросхемы D1 подключены к раз

рядам D0 - D3, а выводы микросхемы D2 – к линиям D4 - D7 шины данных, что обеспечивает операции с восьмиразрядными словами). Таким образом, ячейки памяти БИС D1 и D2 образуют как бы нулевой килобайт памяти с адресами от 0000Н до 03FFH (нулевую страницу памяти). Ячейки памяти БИС D3 и D4 в данной ситуации к ШД подключены не будут, хотя на адресных вывода A0 - A9 этих микросхем будет тот же код, что и на аналогичных входах микросхем D1, D2. Это обусловлено тем, что на их входы ВЫБОР КРИСТАЛЛА (CS) будет подан сигнал высокого уровня, который обеспечивается инвертированием лог. 0 на разряде A10 инвертором D7. Если же на линии A10 будет лог. 1 , низкий уровень сигнала будет на входах CS БИС D3 и D4, и к ШД будут подключены ячейки памяти этих микросхем, которые образуют первую страницу памяти (адреса с 0400H по 07FFH).

Направление передачи данных определяется уровнем сигнала на управляющей линии MEMW, формируемым центральным процессором (вернее, процессорным модулем, что более подробно рассмотрено в разделах, посвященных модулю центрального процессора и интерфейсам). Низкий уровень сигнала на этой линии определяет режим чтения из памяти, а высокий – режим записи в память.

При организации памяти простых микропроцессорных систем с помощью БИС ЗУ, у которых отсутствует управляющий вывод разрешения подключения к ШД (ОЕ), необходимо обращать внимание на следующее обстоятельство. Большинство МП выставляет адрес на ША в первом такте. В этом же такте на ШД процессором выставляется слово состояния, которое должно быть использовано специальным регистром слова состояния, который и формирует управляющие сигналы чтения или записи памяти. Так как адрес на ША уже есть, а управляющих сигналов еще нет (они пока все имеют высокий уровень – ни одна управляющая линия еще не активна), микросхемы ОЗУ могут успеть выставить информацию на ШД еще в первом такте (раз нет сигнала записи, то БИС ОЗУ может «понять», что идет процесс считывания). Здесь необходимо предусмотреть решения, исключающие возникновение конфликтных ситуаций на ШД – одновременный вывод на шину данных слова состояния МП и данных из ОЗУ. Это можно решить включением между выводами данных БИС ЗУ и ШД специальных буферных регистров, управляемых микропроцессором, или формированием сигнала ВЫБОР КРИСТАЛЛА после формирования сигналов ЧТЕНИЕ ПАМЯТИ или ЗАПИСЬ В ПАМЯТЬ. Обычно же такая ситуация исключается за счет включения между внутренней ШД микропроцессора и ШД микроЭВМ специальных шинных формирователей или специальных БИС, называемых системными контроллерами, как это было показано в предыдущей главе.